專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種保護(hù)電路，用于抑制由高電壓波動(dòng)引起的內(nèi)部電路的破壞，這種高電壓波動(dòng)是由于半導(dǎo)體集成電路中輸入端子和電源端子的靜電放電(ESD)引起的。
背景技術(shù)：
日本專利公開No.2004-14929(圖1，0060段)公開了一種抑制ESD的保護(hù)電路，該電路的配置包括電阻元件和電容元件、CMOS反相器和n溝道型箝位MOS晶體管，該電阻元件和電容元件串聯(lián)連接在電源線和接地線之間，該CMOS反相器的輸入連接在電阻元件和電容元件之間，該n溝道型箝位MOS晶體管的柵電極接收CMOS反相器的輸出，并且該n溝道型箝位MOS晶體管的漏電極和源電極連接到電源線和接地線。在正常狀態(tài)中，將CMOS反相器的輸出設(shè)定到低電平，并將箝位MOS晶體管設(shè)定在截止?fàn)顟B(tài)。當(dāng)在電源線中出現(xiàn)了由ESD引起的高電壓波動(dòng)時(shí)，在電阻元件和電容元件之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間常數(shù)而延遲，相對(duì)于CMOS反相器的工作電源側(cè)上的電平的上升，CMOS反相器的輸入電平的上升延遲，由此將CMOS反相器的輸出設(shè)定為預(yù)定周期的高電平。只有在該周期中，箝位MOS晶體管設(shè)定在導(dǎo)通狀態(tài)，并且使得電源線的高電壓漏到接地線。

發(fā)明內(nèi)容
本發(fā)明的發(fā)明人研究了該保護(hù)電路。首先，此處本發(fā)明人闡明了CMOS反相器的輸出對(duì)電源噪聲作出過大的反應(yīng)，箝位MOS晶體管的柵極輸入變得不穩(wěn)定，并且在箝位MOS晶體管中有可能出現(xiàn)漏電。這種漏電引起了功耗的浪費(fèi)。
其次，研究了通過改進(jìn)箝位電路的操作來減小面積。箝位MOS晶體管的尺寸越大，保護(hù)電路的箝位操作的速度越快，即，通過箝位MOS晶體管降低高電壓的速度增加，而相應(yīng)地，面積增大。在一定面積內(nèi)盡可能多地布置保護(hù)電路是有效的。因此，闡明了提高箝位速度而不增加面積，在防止半導(dǎo)體集成電路被高電壓波動(dòng)破壞方面是有效的。
第三，研究了當(dāng)半導(dǎo)體集成電路的電壓減小時(shí)降低箝位電壓的必要性。
本發(fā)明的一個(gè)目的在于提供一種半導(dǎo)體集成電路，其中抑制了由諸如電源噪聲的相對(duì)小的電源波動(dòng)所引起的保護(hù)電路的誤操作。
本發(fā)明的另一個(gè)目的在于提供一種半導(dǎo)體集成電路，其通過提高保護(hù)電路的箝位操作的速度，實(shí)現(xiàn)了保護(hù)電路的面積的減小。
此外，本發(fā)明的另一個(gè)目的在于提供一種半導(dǎo)體集成電路，其實(shí)現(xiàn)了保護(hù)電路的較低的箝位電壓。
從說明書和附圖的描述，本發(fā)明的上述和其他目的及新穎特征將變得顯而易見。
在本申請(qǐng)中公開的典型性發(fā)明的概要將簡要描述如下。
根據(jù)本發(fā)明的半導(dǎo)體集成電路具有保護(hù)電路，當(dāng)作為第一線的電源線(3)和作為第二線的接地線(4)之間的電位差變?yōu)轭A(yù)定值或更大時(shí)，該保護(hù)電路工作，即，該保護(hù)電路抑制在電源線(3)和接地線(4)之間的高電壓波動(dòng)。該保護(hù)電路具有作為電阻元件的第一電阻器(10)和作為電容元件的電容器(11)，串聯(lián)連接在電源線和接地線之間；反相器(12)，其輸入連接在該第一電阻器和該電容器之間；以及MOS晶體管(13)，其柵電極接收反相器的輸出，其漏電極和源電極連接到電源線和接地線，并且該MOS晶體管的柵電極經(jīng)由作為第二電阻元件的第二電阻器(14)連接到接地線。
在正常狀態(tài)中，將其柵極接收反相器輸出的MOS晶體管設(shè)定在截止?fàn)顟B(tài)。當(dāng)由ESD等引起的高電壓波動(dòng)傳送到電源線時(shí)，在反相器的工作電源側(cè)上的電平直接變化，以便跟隨高電壓的施加，但是在第一電阻器和電容器之間的連接點(diǎn)(N3)處的電平變化根據(jù)時(shí)間常數(shù)而延遲。通過該延遲，將接收反相器輸出的MOS晶體管設(shè)定為預(yù)定周期的導(dǎo)通狀態(tài)，并將在電源線上的高電壓釋放到接地線。此后，將MOS晶體管復(fù)位到如正常狀態(tài)那樣的截止?fàn)顟B(tài)。如果在MOS晶體管處于截止?fàn)顟B(tài)時(shí)，由于電源噪聲引起接地線的電平浮動(dòng)或電源線的電平下降，則相對(duì)于反相器的工作電源的變化，在第一電阻器和電容器之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間常數(shù)延遲。當(dāng)反相器的輸出因此而波動(dòng)時(shí)，在MOS晶體管中有可能出現(xiàn)不希望的電流流動(dòng)。由于此時(shí)反相器的輸出經(jīng)由第二電阻器下拉到接地線，所以當(dāng)反相器的輸出出現(xiàn)不希望的波動(dòng)時(shí)，可以抑制MOS晶體管的柵極輸入中的波動(dòng)。
作為本發(fā)明的一個(gè)具體模型，將MOS晶體管的柵電極連接到其中形成MOS晶體管的襯底區(qū)域。在將電源線上的高電壓釋放到接地線時(shí)，在MOS晶體管中流動(dòng)的電流之一是響應(yīng)柵極輸入的溝道電流。此外，注意MOS晶體管中的寄生雙極晶體管。當(dāng)在諸如其中形成MOS晶體管的阱區(qū)域的襯底區(qū)域和源極之間產(chǎn)生正向電壓(VF)或更大的電位差時(shí)，寄生雙極晶體管導(dǎo)通。通過這種方式，將MOS晶體管的柵電極連接到其中形成MOS晶體管的基極區(qū)域。因此，當(dāng)響應(yīng)于柵極輸入，溝道電流開始在MOS晶體管中流動(dòng)時(shí)，通過寄生雙極晶體管的導(dǎo)通操作，電流也在源極和漏極之間流動(dòng)，并且還可以提高將高電壓施加到接地線的操作(箝位操作)的速度。
作為本發(fā)明的另一個(gè)具體模型，[1]中的半導(dǎo)體集成電路還包括另一個(gè)反相器(40)，該另一個(gè)反相器(40)的輸入連接在第一電阻器和電容器之間。該另一個(gè)反相器的輸出連接到其中形成MOS晶體管的襯底區(qū)域，并且該另一個(gè)反相器的輸出經(jīng)由第三電阻器(41)連接到接地線。當(dāng)直接將MOS晶體管(13)的柵極輸入連接到MOS晶體管中的襯底區(qū)域時(shí)，在導(dǎo)通MOS晶體管(13)時(shí)的柵極輸入只減小正向電壓(VF)的量，并且MOS晶體管13的柵極輸入不能充分地?cái)[動(dòng)(swing)。這時(shí)，通過對(duì)MOS晶體管執(zhí)行柵極輸入以及通過彼此不同的反相器(12和40)對(duì)襯底區(qū)域施加偏壓，在導(dǎo)通MOS晶體管時(shí)使用的柵極輸入就可以充分?jǐn)[動(dòng)。結(jié)果，這能有助于提高箝位操作的速度。
作為本發(fā)明的又一個(gè)具體模型，在[1]的半導(dǎo)體集成電路中，布置了閘流管(50)，該閘流管具有連接在電源線和接地線之間的陽極和陰極，并具有連接到MOS晶體管的柵電極的觸發(fā)電極。MOS晶體管(51)也用于觸發(fā)操作閘流管。釋放高電壓的初始箝位操作通過MOS晶體管(51)執(zhí)行。主要的箝位操作通過閘流管(50)執(zhí)行。MOS晶體管的柵電極連接到閘流管的觸發(fā)電極，并且將諸如MOS晶體管阱區(qū)域的襯底區(qū)域連接到柵電極并施加偏壓。與施加在陽極和陰極間的用于導(dǎo)通閘流管的電壓(導(dǎo)通電壓)相比，要施加到觸發(fā)電極以由此導(dǎo)通閘流管的電壓比保持電壓(用于維持閘流管的導(dǎo)通狀態(tài)的最小電壓)高到一定的程度就已經(jīng)足夠了。正常的電源電壓必需低于保持電壓，原因是閘流管必需在箝位高電壓之后截止。當(dāng)施加了由ESD等產(chǎn)生的高電壓時(shí)，響應(yīng)柵極輸入的溝道電流和由寄生雙極晶體管產(chǎn)生的溝道電流開始在MOS晶體管(51)中流動(dòng)。電流作用在閘流管的觸發(fā)電極上并導(dǎo)通閘流管，將由ESD等產(chǎn)生的高電壓通過閘流管從電源線傳遞到接地線。在具有這種配置的保護(hù)電路中，在正常狀態(tài)下供給到電源線的電源電壓必需低于閘流管的保持電壓。因此，本發(fā)明適用于低電壓電源的半導(dǎo)體集成電路，其中電源電壓要低于閘流管的保持電壓。利用該技術(shù)，可以提高對(duì)于具有低電壓電源的半導(dǎo)體集成電路的高電壓波動(dòng)的箝位操作的速度。
根據(jù)本發(fā)明另一方面的半導(dǎo)體集成電路，其具有抑制電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路。該保護(hù)電路具有第一電阻器和電容器，串聯(lián)連接在電源線和接地線之間；反相器，其輸入連接在該第一電阻器和該電容器之間；以及MOS晶體管，其柵電極接收反相器的輸出，其漏電極和源電極連接到電源線和接地線。該MOS晶體管的柵電極連接到其中形成MOS晶體管的襯底區(qū)域。通過由柵極對(duì)箝位MOS晶體管的襯底區(qū)域施加偏壓，如上所述，響應(yīng)柵極輸入的溝道電流以及由導(dǎo)通寄生雙極晶體管的操作產(chǎn)生的電流，也都在MOS晶體管的源極和漏極之間流動(dòng)，從而箝位操作能以較高的速度執(zhí)行。
根據(jù)本發(fā)明另一方面的半導(dǎo)體集成電路，其具有抑制電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路。該保護(hù)電路包括第一電阻器和電容器，串聯(lián)連接在電源線和接地線之間；第一反相器，其輸入連接在該第一電阻器和該電容器之間；MOS晶體管，其柵電極接收反相器的輸出，其漏電極和源電極連接到電源線和接地線；以及第二反相器，其輸入連接在該第一電阻器和該電容器之間，其輸出連接到其中形成MOS晶體管的襯底區(qū)域。如上所述，通過對(duì)MOS晶體管執(zhí)行柵極輸入以及通過彼此不同的反相器對(duì)襯底施加偏壓，在導(dǎo)通MOS晶體管時(shí)執(zhí)行的柵極輸入可以充分?jǐn)[動(dòng)。結(jié)果，這可以有助于提高箝位操作的速度。
根據(jù)本發(fā)明另一方面的半導(dǎo)體集成電路，其具有抑制電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路。該保護(hù)電路包括第一電阻器和電容器，串聯(lián)連接在電源線和接地線之間；反相器，其輸入連接在該第一電阻器和該電容器之間；MOS晶體管，其柵電極接收反相器的輸出，其漏電極和源電極連接到電源線和接地線；以及閘流管，其具有連接在電源線和接地線之間的陽極和陰極，并具有連接到MOS晶體管的柵電極的觸發(fā)電極。如上所述，在具有低電壓電源的半導(dǎo)體集成電路中，能以較高的速度執(zhí)行對(duì)于高電壓波動(dòng)的箝位操作。
為了吸收由半導(dǎo)體集成電路的外部端子周圍的高電壓波動(dòng)引起的高電壓，將保護(hù)電路布置在外部電源焊盤(5)附近的電源線(3)和外部接地焊盤(6)附近的接地線(4)之間。預(yù)定電路模塊是這樣的電路模塊，其中例如將至外部接地焊盤的布線電阻連接到相對(duì)大的接地線。將保護(hù)電路布置在多個(gè)預(yù)定電路模塊(70和71)的每一個(gè)的附近，并布置在電源線和接地線之間，從而即使高電壓施加到半導(dǎo)體集成電路的內(nèi)部，高電壓也正好能在內(nèi)部電路模塊之前被吸收。將保護(hù)電路布置在內(nèi)部電源電壓(VCC1和VCC2)的電源線和接地線之間，該內(nèi)部電源電壓基于外部電源電壓而產(chǎn)生，從而也能釋放到達(dá)內(nèi)部電源電壓的電源線的高電壓。半導(dǎo)體集成電路還包括抑制在外部輸入/輸出焊盤(33)和輸入電路(39)之間的高電壓波動(dòng)的輸入保護(hù)電路(30)，從而可以防止輸入電路被施加到外部輸入/輸出焊盤的高電壓所破壞。
對(duì)本申請(qǐng)中公開的發(fā)明的代表性發(fā)明所得到的效果將簡要描述如下。
通過利用高電阻短路箝位MOS晶體管的柵極和接地線，可以防止由電源噪聲引起的保護(hù)電路的箝位操作的誤執(zhí)行。
通過基于串聯(lián)連接在電源線和接地線之間的電阻器和電容器的連接節(jié)點(diǎn)處的電壓，對(duì)箝位MOS晶體管的襯底區(qū)域施加偏壓，本發(fā)明可以有助于降低箝位電壓并提高箝位操作的速度。
通過在箝位電路的末級(jí)中采用并聯(lián)的閘流管和MOS晶體管，可以提高對(duì)于在低電壓下工作的半導(dǎo)體集成電路中的高電壓波動(dòng)的箝位的速度。


圖1是表示在箝位MOS晶體管上既執(zhí)行柵極偏置又執(zhí)行阱偏置的保護(hù)電路的一個(gè)例子的電路圖。
圖2是在圖1的保護(hù)電路中的箝位MOS晶體管的器件結(jié)構(gòu)的平面圖。
圖3是沿圖2的III-III線所取的垂直剖面。
圖4是說明保護(hù)電路的操作的示圖。
圖5是說明通過在箝位MOS晶體管上的柵極偏置和阱偏置獲得的放電特性的特性圖。
圖6是說明另一種保護(hù)電路的電路圖，在該保護(hù)電路中，在箝位MOS晶體管上的柵極偏置的通路和阱偏置的通路是分開的。
圖7是在圖6的保護(hù)電路中的MOS晶體管的器件結(jié)構(gòu)的平面圖。
圖8是沿圖7的VIII-VIII線所取的橫截面。
圖9是說明使用閘流管作為放電元件的又一種保護(hù)電路的橫截面。
圖10是閘流管的器件結(jié)構(gòu)的橫截面。
圖11是說明MOS晶體管和閘流管的放電電流特性的特性圖。
圖12是說明用來抑制半導(dǎo)體集成電路中的高電壓電涌的保護(hù)電路的電源網(wǎng)絡(luò)的示圖。
具體實(shí)施例方式
用于箝位MOS晶體管的柵極偏置和阱偏置圖1表示了根據(jù)本發(fā)明的半導(dǎo)體集成電路的保護(hù)電路的一個(gè)例子。圖中所示的保護(hù)電路1安裝在半導(dǎo)體集成電路2上，該半導(dǎo)體集成電路2諸如通過CMOS集成電路制造技術(shù)在諸如單晶硅的單個(gè)半導(dǎo)體襯底上形成的微型計(jì)算機(jī)等的邏輯LSI、存儲(chǔ)器LSI等。保護(hù)電路1布置在作為第一線的電源線3和作為第二線的接地線4之間，并且響應(yīng)于由ESD等施加的高電壓，保護(hù)電路1用來使高電壓從一端漏至另一端。在本實(shí)施例中，電源線3用作連接到外部電源焊盤5的電源主線，接地線4用作連接到外部接地焊盤6的接地主線。電源電壓VCC供給到外部電源焊盤5，電路的接地電壓VSS供給到接地焊盤6。
保護(hù)電路1具有第一電阻器10和電容器11、CMOS反相器12以及n溝道型箝位MOS晶體管13，該第一電阻器10和電容器11串聯(lián)連接在電源線3和接地線4之間，該CMOS反相器12的輸入連接在第一電阻器10和電容器11之間，該n溝道型箝位MOS晶體管13的柵電極接收CMOS反相器12的輸出，其漏電極和源電極連接到電源線3和接地線4。箝位MOS晶體管13的柵電極經(jīng)由第二電阻器14連接到接地線4。CMOS反相器12由p溝道型MOS晶體管15和n溝道型MOS晶體管16構(gòu)成。二極管17連接在電源線3和接地線4之間。電阻器10可采用MOS電阻器(其可通過使p溝道型MOS晶體管的柵極始終導(dǎo)通而形成)、阱、擴(kuò)散層、多晶硅電阻器等的形式。電容器11可以由MOS電容器、布線電容器等構(gòu)成。
考慮到由ESD引起的電涌的脈沖，由第一電阻器10和電容器11得到的時(shí)間常數(shù)約為200納秒至400納秒。具體地說，作為用于半導(dǎo)體集成電路的ESD測(cè)試方法，已知使用HBM(人體模型)、MM(機(jī)器模型)和CDM(帶電器件模型)的測(cè)試方法。HBM測(cè)試方法是一種模擬在其中將內(nèi)建在人體上的靜電發(fā)射到半導(dǎo)體集成電路的情況下的波形的方法。MM測(cè)試方法是一種模擬在其中將內(nèi)建在機(jī)器上的靜電發(fā)射到半導(dǎo)體集成電路的情況下的波形的方法。CDM測(cè)試方法是一種模擬其中將內(nèi)建在半導(dǎo)體集成電路的封裝上的靜電釋放的狀態(tài)的方法?？紤]到放電模型，將時(shí)間常數(shù)確定，從而在由ESD施加高電壓時(shí)，在CMOS反相器12的電源電位(MOS晶體管15的源極電位)和輸入電位之間出現(xiàn)電位差。例如，將第一電阻器10設(shè)定為100kΩ，將電容器11設(shè)定為10皮法(pF)。第二電阻器14將MOS晶體管13的柵極電壓偏置為電路的接地電位，并且該第二電阻器14設(shè)定為諸如100kΩ的高電阻。
第一電阻器10可由MOS晶體管構(gòu)成。例如，在由n溝道型MOS晶體管構(gòu)成第一電阻器10的情況中，通過將柵電極連接到電源線3，可將第一電阻器10操作為電阻元件。在由p溝道型MOS晶體管構(gòu)成第一電阻器10的情況中，通過將柵電極連接到接地線4，可將第一電阻器10操作為電阻元件。以這種方式，通過由MOS晶體管構(gòu)成第一電阻器10，可以減小該電阻器10的布設(shè)面積，進(jìn)而減小保護(hù)電路1的布設(shè)面積。類似地，第二電阻器14也可由MOS晶體管構(gòu)成。此外，電容器11也可以通過使用MOS晶體管等來構(gòu)成。
圖2是表示在保護(hù)電路1中的MOS晶體管13的器件結(jié)構(gòu)的平面圖。圖3是沿圖2的III-III線所取的橫截面。參考標(biāo)號(hào)20表示p型阱區(qū)域(PW)，參考標(biāo)號(hào)21和23表示n型半導(dǎo)體區(qū)域(N)，參考標(biāo)號(hào)22指示p型半導(dǎo)體區(qū)域(P)，參考標(biāo)號(hào)24指示作為柵電極的組成部分的多晶硅層。半導(dǎo)體區(qū)域23用作MOS晶體管13的漏電極，半導(dǎo)體區(qū)域21用作MOS晶體管13的源電極。經(jīng)由觸點(diǎn)將漏電極連接到電源線3，并經(jīng)由觸點(diǎn)將源電極連接到接地線4。p型半導(dǎo)體區(qū)域22設(shè)置成環(huán)繞n型半導(dǎo)體區(qū)域21，并且該p型半導(dǎo)體區(qū)域22將MOS晶體管13的柵極電壓供給到阱區(qū)域20。經(jīng)由第二電阻器14，MOS晶體管13的柵電極從節(jié)點(diǎn)N1連接到接地線4。該第二電阻器14可由例如阱電阻器構(gòu)成。具體地說，經(jīng)由未示出的觸點(diǎn)將接地線4連接到阱區(qū)域20。例如，連接點(diǎn)定位在p型半導(dǎo)體區(qū)域22的外部上。
對(duì)保護(hù)電路1的操作進(jìn)行描述。在正常狀態(tài)中，其中沒有高電壓施加到電源線3和接地線4，將通過其柵極接收反相器12的輸出的箝位MOS晶體管13設(shè)定在截止?fàn)顟B(tài)。當(dāng)由ESD產(chǎn)生的高電壓施加到接地線4時(shí)，在箝位MOS晶體管13中的寄生二極管17導(dǎo)通，該高電壓漏到電源線3。當(dāng)由ESD產(chǎn)生的高電壓施加到電源線3時(shí)，在反相器的工作電源節(jié)點(diǎn)N2處的電平隨著高電壓的施加而線性變化(圖4中的A)。這時(shí)，在第一電阻器10和電容器12之間的連接點(diǎn)(節(jié)點(diǎn)N3)處的電平變化根據(jù)時(shí)間常數(shù)而延遲(圖4中的B)。該延遲引起作為反相器12的組成部分的p溝道型MOS晶體管15的柵極和源極之間的暫時(shí)電位差(Vgs)，從而MOS晶體管15導(dǎo)通。響應(yīng)于該導(dǎo)通，節(jié)點(diǎn)N1處的電平暫時(shí)地由低電平變化到高電平(圖4中的C)。與節(jié)點(diǎn)N1的柵極電位中的變化相關(guān)聯(lián)，MOS晶體管13導(dǎo)通，并將電源線3上的高電壓釋放到接地線4(圖4中的D)。此后，將MOS晶體管13復(fù)位到如正常狀態(tài)那樣的截止?fàn)顟B(tài)。當(dāng)MOS晶體管13處于截止?fàn)顟B(tài)時(shí)，如果由于電源噪聲引起接地線4的電平浮動(dòng)或電源線3的電平下降，則相對(duì)于反相器12的工作電源中的變化，在第一電阻器10和電容器11之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間常數(shù)延遲。當(dāng)CMOS反相器12的輸出因此而波動(dòng)時(shí)，在MOS晶體管13中有可能有不希望的電流流動(dòng)。由于這時(shí)經(jīng)由第二電阻器14將CMOS反相器12的輸出下拉到接地線4，所以當(dāng)CMOS反相器12的輸出出現(xiàn)不希望的波動(dòng)時(shí)，可以抑制在MOS晶體管13的柵極輸入中的波動(dòng)。
將MOS晶體管13的柵電極連接到其中形成MOS晶體管13的阱區(qū)域20。當(dāng)電源線3上的高電壓釋放到接地線4時(shí)，在MOS晶體管13中流動(dòng)的電流之一是響應(yīng)柵極輸入的溝道電流。此外，注意MOS晶體管13中的寄生雙極晶體管(其中之一由圖3中的參考標(biāo)號(hào)26指出)。當(dāng)在其中形成MOS晶體管13的阱區(qū)域20和源區(qū)域(半導(dǎo)體區(qū)域21)之間產(chǎn)生正向電壓(VF)或更大的電位差時(shí)，寄生雙極晶體管26導(dǎo)通。如上所述，MOS晶體管13的柵電極連接到了其中形成MOS晶體管13的阱區(qū)域20。因此，當(dāng)通過柵極輸入有溝道電流在MOS晶體管13中流動(dòng)時(shí)，由寄生雙極晶體管26的導(dǎo)通操作所引起的電流也在源極和漏極之間流動(dòng)，并且也可以提高將高電壓施加到接地線4的操作(箝位操作)的速度。
圖5示出了通過箝位MOS晶體管13上的柵極偏置和阱偏置所得到的特性?？v軸指示在箝位MOS晶體管13中的漏源電流，橫軸指示電源線的電壓。C1指示在其中將箝位MOS晶體管13的柵極固定到源極的電路形式(未示出)下所得到的特性，C2指示當(dāng)把反相器12的輸出供給到箝位MOS晶體管13的柵極時(shí)所得到的特性，C3表示當(dāng)利用柵極電壓使箝位MOS晶體管13中的阱區(qū)域偏置時(shí)所得到的特性。在BDG的箝位操作中的主要放電是通過寄生雙極晶體管的雙極放電，在MDG的箝位操作中的主要放電是通過MOS晶體管13中的溝道電流的MOS電流放電。例如，當(dāng)由ESD產(chǎn)生的高電壓(高電壓電涌)為5.5V或更低時(shí)，主要通過箝位MOS晶體管13的溝道電流將高電壓電涌放電。當(dāng)由ESD產(chǎn)生的高電壓(高電壓電涌)為5.5V或更高時(shí)，主要通過寄生雙極晶體管26和箝位MOS晶體管13的溝道電流一起將高電壓電涌放電。
在圖1中，與保護(hù)電流1相分離地設(shè)置了輸入保護(hù)電路30。具體地說，在圖1的例子中，將擴(kuò)散電阻器35布置在信號(hào)通路34上，該通路34從輸入/輸出緩沖器31的輸入/輸出端子延伸到外部輸入/輸出焊盤33。經(jīng)由二極管36將通過ESD施加到外部輸入/輸出焊盤33的正的高電壓釋放到電源線3，并且經(jīng)由二極管37將施加到外部輸入/輸出焊盤33的負(fù)的高電壓釋放到接地線4。輸入/輸出緩沖器31具有輸出反相器38和輸入電路39。
如上所述，通過經(jīng)由電阻器14短路箝位MOS晶體管13的柵電極和作為低電壓側(cè)電源的接地線，可以將箝位MOS晶體管13的柵極電壓總保持在像DC電壓的低電平上。從而，可以控制電路以響應(yīng)于諸如高電壓電源側(cè)上的ESD電涌的大的電壓波動(dòng)來工作，而不響應(yīng)于可忽略的小的電壓波動(dòng)(例如，在電源中的噪聲)來工作。以這種方式，可以提高半導(dǎo)體集成電路產(chǎn)品的可用性。例如，可以提高用于抵抗出現(xiàn)在產(chǎn)品、襯底和系統(tǒng)中的噪聲的產(chǎn)品操作余量。簡而言之，ESD保護(hù)電路不會(huì)響應(yīng)于小的噪聲而誤操作?？梢詼p少在導(dǎo)通電源時(shí)的饋通電流值。通過用保護(hù)電路1中末級(jí)處的箝位MOS晶體管13的柵極輸入來偏置阱區(qū)域20，當(dāng)不希望的電平的電壓(例如，ESD電涌)施加在高電位側(cè)的電源(電源線3)和低電位側(cè)的電源(接地線4)之間時(shí)，阱和源極正向偏置，并且通過由MOS箝位晶體管13的溝道電流的放電和由在漏極和源極之間的寄生雙極晶體管的工作的放電，可以迅速地箝位高電位側(cè)的電源和低電位側(cè)的電源之間的電壓。
作為圖1中所示的保護(hù)電路1的變型，也可以采用通過去掉n溝道型MOS晶體管16所得到的配置。在這種情況中，可以減少保護(hù)電路1中的電路元件的數(shù)目，從而可以減小布設(shè)面積。作為圖1中所示的保護(hù)電路1的另一變型，還可以采用通過去掉n溝道型MOS晶體管16并斷開n溝道型MOS晶體管13的柵電極和阱區(qū)域20之間的連接所得到的配置。
用于箝位MOS晶體管的柵極偏置通路和阱偏置通路之間的分離圖6示出了保護(hù)電路的另一個(gè)例子。圖6中所示的保護(hù)電路1A與圖1不同之處在于，用于箝位MOS晶體管13的柵極偏置通路和阱偏置通路是彼此分開的。具體地說，設(shè)置了其輸入連接在第一電阻器10和電容器11之間的另一個(gè)CMOS反相器40，將該CMOS反相器40的輸出連接到其中形成箝位MOS晶體管13的阱區(qū)域，并且經(jīng)由第三電阻器41將CMOS反相器40的輸出連接到接地線4。將CMOS反相器12的輸出連接到箝位MOS晶體管13的柵極，并且經(jīng)由第二電阻器14也將CMOS反相器12的輸出連接到接地線4。
如圖1中所述，當(dāng)直接將箝位MOS晶體管13的柵極輸入連接到MOS晶體管13的阱區(qū)域20時(shí)，由于形成在MOS晶體管13的阱區(qū)域20和源極之間的接合部分中的寄生二極管43的作用，在導(dǎo)通MOS晶體管13時(shí)的柵極輸入的電平只下降了寄生二極管43的正向電壓(VF)的量，并且MOS晶體管13的柵極輸入不能充分?jǐn)[動(dòng)。這時(shí)，通過執(zhí)行MOS晶體管13上的柵極輸入并通過彼此不同的CMOS反相器12和40對(duì)阱區(qū)域20施加偏壓，可以使在導(dǎo)通箝位MOS晶體管時(shí)執(zhí)行的柵極輸入充分?jǐn)[動(dòng)。作為結(jié)果，這可以有助于提高箝位操作的速度。由于保護(hù)電路1A的其他操作和圖1的那些配置相似，所以此處將不重復(fù)對(duì)其的詳細(xì)描述。
圖7是表示在保護(hù)電路1中的MOS晶體管13的器件結(jié)構(gòu)的平面圖。圖8是沿圖7的VIII-VIII線所得到的示意性橫截面。與圖2和圖3中相同的部件給予了相同的參考標(biāo)號(hào)，并且將不重復(fù)對(duì)它們的詳細(xì)描述。第三電阻器41還可以通過使用像第二電阻器14的阱電阻器、擴(kuò)散層電阻器或多晶硅電阻器來構(gòu)成。
特別地，圖6中的保護(hù)電路1A設(shè)置有阱偏置電路40，獨(dú)立于用于箝位MOS晶體管13的柵極偏置。因此，用于在末級(jí)放電的箝位MOS晶體管13的柵極可以充分?jǐn)[動(dòng)，使得本發(fā)明對(duì)于具有低寄生雙極放電能力的器件有效。
作為圖6中所示的保護(hù)電路1A的變型，也可以采用這樣的配置，即通過從構(gòu)成CMOS反相器12的p溝道型MOS晶體管和n溝道型MOS晶體管中去掉n溝道型MOS晶體管所得到的配置。在這種情況中，也可以減少保護(hù)電路1A的電路元件的數(shù)目，從而可以減小布設(shè)面積。
第一電阻器10可以通過MOS晶體管來構(gòu)成。例如，在通過n溝道型MOS晶體管來構(gòu)成第一電阻器10的情況中，通過將柵電極連接到電源線3，可將第一電阻器10操作為電阻元件。在通過p溝道型MOS晶體管來構(gòu)成第一電阻器10的情況中，通過將柵電極連接到接地線4，可將第一電阻器10操作為電阻元件。以這種方式，通過由MOS晶體管來構(gòu)成第一電阻器10，可以減小該電阻器10的布設(shè)面積，進(jìn)而可以減小保護(hù)電路1的布設(shè)面積。類似地，第二電阻器14和第三電阻器41的每一個(gè)也可以由MOS晶體管構(gòu)成。此外，電容器11也可以通過使用MOS晶體管等來構(gòu)成。
使用閘流管作為放電元件的保護(hù)電路圖9表示了保護(hù)電路的又一個(gè)例子。圖9中所示的保護(hù)電路1B采用與箝位MOS晶體管51并聯(lián)的閘流管50作為放電元件，并且MOS晶體管51還用來驅(qū)動(dòng)閘流管50的觸發(fā)電極。布置閘流管50，使其陽極和陰極連接在電源線3和接地線4之間，且使其觸發(fā)電極連接到MOS晶體管51的柵電極。閘流管50由PNP雙極晶體管50A和NPN雙極晶體管50B構(gòu)成。按與上述類似的方式，將MOS晶體管51的柵極連接到CMOS反相器12的輸出，并經(jīng)由第二電阻器14將其連接到接地線4。MOS晶體管51不僅用于箝位，而且用于導(dǎo)通閘流管的觸發(fā)操作。MOS晶體管51的尺寸可以和箝位MOS晶體管13的尺寸相同或小于它的尺寸。釋放高電壓的初始操作由MOS晶體管51執(zhí)行，而主要的箝位操作由閘流管50執(zhí)行。將MOS晶體管51的柵電極連接到閘流管50的觸發(fā)電極，并且將MOS晶體管51的阱區(qū)域連接到柵電極并使MOS晶體管51的阱區(qū)域偏置。參考標(biāo)號(hào)53表示在閘流管的p阱和n阱之間的寄生二極管，它具有和圖1中的寄生二極管17相同的功能。
作為圖9中所示的保護(hù)電路1B的變型，也可以采用這樣的配置，即其中只將CMOS反相器12的輸出供給到n溝道型MOS晶體管51的配置。
圖10是表示閘流管的器件結(jié)構(gòu)的橫截面。MOS晶體管51形成在p型阱區(qū)域(PW)60中，閘流管50形成在p型阱區(qū)域60和n型阱區(qū)域(NW)61中。
在閘流管中，與在陽極和陰極間的用于導(dǎo)通閘流管的電壓(導(dǎo)通電壓)相比，施加到觸發(fā)電極以由此導(dǎo)通閘流管的電壓比作為用于保持閘流管導(dǎo)通狀態(tài)的最低電壓的保持電壓高到一定的程度就足夠了。例如，當(dāng)高電壓施加到電源線3時(shí)，MOS晶體管51中迅速地流過由MOS溝道電流和寄生雙極晶體管電流引起的溝道電流。MOS晶體管51的溝道電流經(jīng)由電阻器R2流到接地線4中。通過電流穿過電阻器R2的通道，晶體管50B的基極(p型阱區(qū)域60)的電位增加，依次使晶體管50B的基極和發(fā)射極(n型擴(kuò)散層62)偏置，晶體管50B導(dǎo)通。從而，電流流過晶體管50A的電阻器R1，晶體管50A的基極(n型阱區(qū)域61)的電位降低，晶體管50A的基極和發(fā)射極(p型阱區(qū)域60，即晶體管50B的基極)偏置，晶體管50A導(dǎo)通。因此，經(jīng)由閘流管50將高電壓釋放到接地線4。另一方面，當(dāng)高電壓施加到接地線4時(shí)，電涌被寄生二極管53吸收。
如上所述，MOS晶體管51也用作用于導(dǎo)通閘流管50的觸發(fā)晶體管，其中在MOS晶體管51中將p型阱區(qū)域60加偏壓至柵極電壓。當(dāng)施加了由ESD產(chǎn)生的高電壓并且電流首先開始流入MOS晶體管51時(shí)，MOS晶體管51作用于閘流管50的觸發(fā)電極以導(dǎo)通閘流管50，并且經(jīng)由閘流管50開始高電壓放電。在這種配置中，在正常狀態(tài)中供給到電源線3的電源電壓VCC必須要比閘流管50的保持電壓低。因此，本發(fā)明適用于低電壓電源的半導(dǎo)體集成電路，其中的電源電壓低于閘流管50的保持電源。利用該技術(shù)，可以提高對(duì)于具有低電壓電源的半導(dǎo)體集成電路中的高電壓波動(dòng)的箝位操作的速度。
圖11示出了通過MOS晶體管51和閘流管50所得到的放電電流特性?？v軸指示放電電流，橫軸指示電源線的電壓。W1指示當(dāng)把CMOS反相器12的輸出施加到觸發(fā)MOS晶體管51的柵極并且用柵極電壓將觸發(fā)MOS晶體管51的阱區(qū)域偏置時(shí)所得到的放電特性。W2指示當(dāng)采用其中將觸發(fā)MOS晶體管51的柵極固定到源極的電路形式(未示出)時(shí)所得到的放電特性。MDG波形部分代表了由響應(yīng)MOS晶體管51的柵極輸入的MOS溝道電流引起的放電電流特性。BDG波形部分代表了通過MOS晶體管51的寄生雙極晶體管的雙極放電引起的放電電流特性。SDG代表了閘流管導(dǎo)通后的放電電流特性。
通過使用閘流管50而不使用MOS晶體管作為保護(hù)電路中末級(jí)的放電元件，并使用共用的p型阱區(qū)域60鄰近于閘流管50布置MOS晶體管51，ESD電涌首先通過MOS晶體管傳遞。此后，當(dāng)箝位電壓變?yōu)榧s2V或更高時(shí)，電涌可以通過鄰近的閘流管50傳遞。作為結(jié)果，ESD電涌(不希望的電平下的電壓)可以由低于圖1和圖6中的漏源水平型寄生雙極的MOS晶體管13的箝位電壓(在3.3V器件中約為5V)的電壓(在閘流管操作中的箝位電壓約為2V)箝位。
圖12說明了在半導(dǎo)體集成電路中抑制高電壓電涌的保護(hù)電路的電源網(wǎng)絡(luò)。接近于電源焊盤5、接地焊盤6和多個(gè)預(yù)定電路模塊70和71，布置保護(hù)電路1。預(yù)定電路模塊是這樣的電路模塊，例如其中將至外部接地焊盤的布線電阻連接到相對(duì)大的接地線。通過R1和R2代表性地表示了布線電阻。對(duì)于用于模擬信號(hào)的電源焊盤73和接地焊盤72的每一個(gè)，類似地布置保護(hù)電路1。對(duì)于根據(jù)外部電源VCC形成的內(nèi)部電源VCC1和VCC2的電源線74和75，類似地設(shè)置保護(hù)電路1。在芯片面積中希望盡可能多地布置保護(hù)電路1。即使電涌施加在內(nèi)部電源線上，也可以經(jīng)由保護(hù)電路1和主接地線4將高電壓釋放到接地焊盤6。
上述保護(hù)電路可以獲得下列效果。
通過用高阻短路箝位MOS晶體管的柵極和接地線，可以防止由電源噪聲引起的保護(hù)電路的箝位操作的誤執(zhí)行。
通過基于串聯(lián)連接在電源線和接地線之間的電阻器和電容器之間的連接節(jié)點(diǎn)處的電壓，對(duì)箝位MOS晶體管的襯底區(qū)域施加偏壓，可以降低箝位電壓，并且可以以較高的速度執(zhí)行箝位操作。
通過在箝位電路的末級(jí)中布置并聯(lián)的閘流管和MOS晶體管，可以提高對(duì)于在低電壓下工作的半導(dǎo)體集成電路中的高電壓波動(dòng)的箝位的速度。
由于可以用較低的箝位電壓去掉高電壓波動(dòng)，所以可以提高對(duì)于半導(dǎo)體集成電路的高電壓波動(dòng)的抵抗力。由于可以提高用于高電壓波動(dòng)的保護(hù)電路的放電能力，所以可通過比目前常規(guī)技術(shù)中更小的面積來滿足半導(dǎo)體集成電路所需的對(duì)高電壓波動(dòng)的抵抗力。此外，可以減小半導(dǎo)體集成電路的面積并且可以降低成本。
雖然此處已基于實(shí)施例對(duì)由本發(fā)明人所實(shí)現(xiàn)的本發(fā)明進(jìn)行了具體描述，但顯然，本發(fā)明不僅限于實(shí)施例，而是可以在不脫離其主旨的情況下進(jìn)行各種修改。
例如，在圖1中，可以只采用用于箝位MOS晶體管13的柵極輸入的接地偏置和具有箝位MOS晶體管13的柵極輸入電壓的阱區(qū)域偏置中的一種。在圖6的配置中，可以省略將柵極輸入和阱偏置下拉到接地線。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路具有第一電阻器和電容器、反相器以及MOS晶體管，所述第一電阻器和所述電容器串聯(lián)連接在所述電源線和所述接地線之間，所述反相器的輸入連接在所述第一電阻器和所述電容器之間，所述MOS晶體管的柵電極接收所述反相器的輸出，所述MOS晶體管的漏電極和源電極連接到所述電源線和所述接地線，并且所述MOS晶體管的所述柵電極經(jīng)由第二電阻器連接到所述接地線。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，其中所述MOS晶體管的所述柵電極連接到其中形成所述MOS晶體管的襯底區(qū)域。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路，還包括另一個(gè)反相器，所述另一個(gè)反相器的輸入連接在所述第一電阻器和所述電容器之間，其中所述另一個(gè)反相器的輸出連接到其中形成所述MOS晶體管的所述襯底區(qū)域，并且所述另一個(gè)反相器的輸出經(jīng)由第三電阻器連接到所述接地線。
4.一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路具有第一電阻器和電容器、反相器以及MOS晶體管，所述第一電阻器和所述電容器串聯(lián)連接在所述電源線和所述接地線之間，所述反相器的輸入連接在所述第一電阻器和所述電容器之間，所述MOS晶體管的柵電極接收所述反相器的輸出，所述MOS晶體管的漏電極和源電極連接到所述電源線和所述接地線，所述MOS晶體管的所述柵電極經(jīng)由第二電阻器連接到所述接地線，并且所述保護(hù)電路具有閘流管，所述閘流管具有連接在所述電源線和所述接地線之間的陽極和陰極，并且具有連接到所述MOS晶體管的所述柵電極的觸發(fā)電極。
5.一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路具有第一電阻器和電容器、反相器以及MOS晶體管，所述第一電阻器和所述電容器串聯(lián)連接在所述電源線和所述接地線之間，所述反相器的輸入連接在所述第一電阻器和所述電容器之間，所述MOS晶體管的柵電極接收所述反相器的輸出，所述MOS晶體管的漏電極和源電極連接到所述電源線和所述接地線，并且所述MOS晶體管的所述柵電極連接到其中形成所述MOS晶體管的襯底區(qū)域。
6.一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路包括第一電阻器和電容器，串聯(lián)連接在所述電源線和所述接地線之間；第一反相器，其輸入連接在所述第一電阻器和所述電容器之間；MOS晶體管，其柵電極接收所述反相器的輸出，其漏電極和源電極連接到所述電源線和所述接地線；以及第二反相器，其輸入連接在所述第一電阻器和所述電容器之間，其輸出連接到其中形成所述MOS晶體管的襯底區(qū)域。
7.一種半導(dǎo)體集成電路，其具有用于抑制在電源線和接地線之間的高電壓波動(dòng)的保護(hù)電路，其中所述保護(hù)電路包括第一電阻器和電容器，串聯(lián)連接在所述電源線和所述接地線之間；反相器，其輸入連接在所述第一電阻器和所述電容器之間；MOS晶體管，其柵電極接收所述反相器的輸出，其漏電極和源電極連接到所述電源線和所述接地線；以及閘流管，其具有連接在所述電源線和所述接地線之間的陽極和陰極以及連接到所述MOS晶體管的所述柵電極的觸發(fā)電極。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路，其中將所述保護(hù)電路布置在外部電源焊盤附近的所述電源線和外部接地焊盤附近的接地線之間。
9.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，其中將所述保護(hù)電路布置在多個(gè)預(yù)定電路模塊中的每一個(gè)的附近，并布置在所述電源線和所述接地線之間。
10.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，其中將所述保護(hù)電路布置在基于外部電源電壓產(chǎn)生的內(nèi)部電源電壓的電源線和所述接地線之間。
11.根據(jù)權(quán)利要求8的半導(dǎo)體集成電路，還包括用于抑制在外部輸入/輸出焊盤和輸入電路之間的高電壓波動(dòng)的輸入保護(hù)電路。
12.一種半導(dǎo)體集成電路，包括第一線；第二線；和保護(hù)電路，其連接在所述第一線和所述第二線之間，當(dāng)所述第一線和所述第二線之間的電位差變?yōu)轭A(yù)定值或更大時(shí)，該保護(hù)電路工作，其中所述保護(hù)電路包括第一電阻元件和電容元件，串聯(lián)連接在所述第一線和所述第二線之間；反相器，其具有連接在所述第一電阻元件和所述電容元件之間的輸出端子和輸入端子；以及MOS晶體管，其柵電極連接到所述反相器的所述輸出端子，其漏電極連接到所述第一線，其源電極連接到所述第二線，并且所述MOS晶體管的所述柵電極經(jīng)由第二電阻元件連接到所述第二線。
13.一種半導(dǎo)體集成電路，包括第一線；第二線；和保護(hù)電路，其連接在所述第一線和所述第二線之間，當(dāng)所述第一線和所述第二線之間的電位差變?yōu)轭A(yù)定值或更大時(shí)，該保護(hù)電路工作，其中所述保護(hù)電路包括第一電阻元件和電容元件，串聯(lián)連接在所述第一線和所述第二線之間；反相器，其具有連接在所述第一電阻元件和所述電容元件之間的輸出端子和輸入端子；MOS晶體管，其柵電極連接到所述反相器的所述輸出端子，其漏電極連接到所述第一線，其源電極連接到所述第二線；以及閘流管，其具有連接到所述第一線的陽極、連接到所述第二線的陰極和連接到所述MOS晶體管的所述柵電極的觸發(fā)電極。
14.根據(jù)權(quán)利要求13的半導(dǎo)體集成電路，還包括第二電阻元件，其連接在所述MOS晶體管的所述柵電極和所述第一線之間。
15.一種形成在半導(dǎo)體襯底上的半導(dǎo)體集成電路，包括第一線；第二線；和保護(hù)電路，其連接在所述第一線和所述第二線之間，當(dāng)所述第一線和所述第二線之間的電位差變?yōu)轭A(yù)定值或更大時(shí)，該保護(hù)電路工作，其中所述保護(hù)電路包括第一電阻元件和電容元件，串聯(lián)連接在所述第一線和所述第二線之間；反相器，其具有連接在所述第一電阻元件和所述電容元件之間的輸出端子和輸入端子；以及MOS晶體管，其柵電極連接到所述反相器的所述輸出端子，其漏電極連接到所述第一線，其源電極連接到所述第二線，并且所述MOS晶體管的所述柵電極連接到在所述半導(dǎo)體襯底中構(gòu)成所述MOS晶體管的襯底柵極的半導(dǎo)體區(qū)域。
全文摘要
提供本發(fā)明以抑制由諸如電源噪聲的相對(duì)小的電源波動(dòng)引起的保護(hù)電路中誤操作的出現(xiàn)。保護(hù)電路具有第一電阻器和電容器、反相器和MOS晶體管，第一電阻器和電容器串聯(lián)連接在電源線和接地線之間，反相器的輸入連接在第一電阻器和電容器之間，MOS晶體管的柵電極接收反相器的輸出并且MOS晶體管的漏電極和源電極連接到電源線和接地線。當(dāng)高電壓波動(dòng)出現(xiàn)在電源線中時(shí)，在第一電阻器和電容器之間的連接點(diǎn)處的電平變化根據(jù)時(shí)間常數(shù)而延遲。通過該延遲，接收反相器輸出的MOS晶體管暫時(shí)導(dǎo)通，且高電壓放電到接地線。由于反相器的輸出經(jīng)由第二電阻器下拉至接地線，即使反相器的輸出出現(xiàn)不希望的波動(dòng)，也可以抑制在MOS晶體管的柵極輸入中的波動(dòng)。
文檔編號(hào)H03K5/08GK1780146SQ20051011453
公開日2006年5月31日 申請(qǐng)日期2005年10月24日 優(yōu)先權(quán)日2004年10月25日
發(fā)明者石塚?？? 田中一雄 申請(qǐng)人:株式會(huì)社瑞薩科技