本發(fā)明屬于雷達(dá)中頻數(shù)字接收機技術(shù)領(lǐng)域，涉及一種小型化數(shù)字信號處理系統(tǒng)，特別涉及一種無人機載小型化3Gsps數(shù)字信號處理平臺。

背景技術(shù)：

無人機載小型化3Gsps數(shù)字信號處理平臺屬于雷達(dá)數(shù)字接收機的核心部分。數(shù)字化接收機可應(yīng)用于通信、電子戰(zhàn)、雷達(dá)，甚至包括信息化家電等領(lǐng)域。數(shù)字化接收機就是對射頻或中頻信號進(jìn)行數(shù)據(jù)采集、處理的接收設(shè)備。隨著高速高分辨力A/D變換器的發(fā)展和高速數(shù)字信號處理硬件速度的進(jìn)一步提高，雷達(dá)接收機的數(shù)字化程度必將進(jìn)一步提高。

由于數(shù)字接收機受A/D轉(zhuǎn)換器速率的限制，難以直接進(jìn)行射頻信號數(shù)字化，同時體積比較大，因此如何提高數(shù)字接收機前端 A/D轉(zhuǎn)換器速率，如何提高中頻信號的瞬時動態(tài)范圍和工作帶寬，以及提高數(shù)字接收機集成化程度成為目前急需解決的問題。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種無人機載小型化3Gsps數(shù)字信號處理平臺，該平臺將系統(tǒng)的轉(zhuǎn)換速率提高到3Gsps，瞬時工作帶寬達(dá)到1.4GHz，同時瞬時動態(tài)范圍為60dB；集成度高，體積小、工作溫度范圍寬，提高了中頻數(shù)字接收機的集成度與可靠性，以解決現(xiàn)有技術(shù)中出現(xiàn)的問題。

為實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案為：

一種無人機載小型化3Gsps數(shù)字信號處理平臺，包括A/D轉(zhuǎn)換單元，數(shù)字信號處理單元，QDRⅡ+存儲單元和D/A轉(zhuǎn)換單元；所述數(shù)字信號處理平臺轉(zhuǎn)換速率為3Gsps，中頻信號輸入的瞬時帶寬為1.4GHz，瞬時動態(tài)范圍為60dB；所述數(shù)字信號處理平臺用于數(shù)字化射頻信號，在簡化數(shù)字接收機方案的同時，提高數(shù)字接收機的集成度。

進(jìn)一步，還包括電源管理模塊和FPGA配置芯片模塊；所述電源管理模塊用于給整個系統(tǒng)提供穩(wěn)定的工作電壓及電流，保證系統(tǒng)的正常工作；所述FPGA配置芯片模塊用于存儲FPGA的工作程序，在系統(tǒng)上電后自動從配置芯片中加載程序，保證系統(tǒng)運行。

進(jìn)一步，所述的A/D轉(zhuǎn)換單元用于采集接收到的信號并將其轉(zhuǎn)換成相應(yīng)格式的數(shù)字信號，轉(zhuǎn)換速率為3Gsps，瞬時工作帶寬為1.4GHz，轉(zhuǎn)換位數(shù)采用12bit，瞬時動態(tài)范圍為60dB。

進(jìn)一步，所述的數(shù)字信號處理單元用于接收該通道的數(shù)字信號并對其進(jìn)行相關(guān)的信號處理。

進(jìn)一步，所述的QDRⅡ+存儲單元用于存儲一定容量的數(shù)字信號，在延時量的控制下，將數(shù)據(jù)回讀到FPGA中，實現(xiàn)數(shù)據(jù)的延時輸出。

進(jìn)一步，所述的D/A轉(zhuǎn)換單元用于將經(jīng)過復(fù)雜信號處理的數(shù)字信號轉(zhuǎn)換成相應(yīng)的模擬信號。

與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點：

1、將系統(tǒng)的轉(zhuǎn)換速率提高到3Gsps，瞬時工作帶寬達(dá)到1.4GHz，同時瞬時動態(tài)范圍為60dB；

2、處理平臺的集成度高，體積小、工作溫度范圍寬，提高了中頻數(shù)字接收機的集成度與可靠性。

附圖說明

圖1是本發(fā)明的結(jié)構(gòu)示意圖；

圖2是本發(fā)明的工作原理圖。

具體實施方式

如圖1所示為本發(fā)明的結(jié)構(gòu)示意圖，一種無人機載小型化3Gsps數(shù)字信號處理平臺，包括A/D轉(zhuǎn)換單元，數(shù)字信號處理單元，QDRⅡ+存儲單元和D/A轉(zhuǎn)換單元；其中，數(shù)字信號處理平臺轉(zhuǎn)換速率為3Gsps，中頻信號輸入的瞬時帶寬為1.4GHz，瞬時動態(tài)范圍為60dB；所述數(shù)字信號處理平臺用于數(shù)字化射頻信號，在簡化數(shù)字接收機方案，提高數(shù)字接收機的集成度。

前述的一種無人機載小型化3Gsps數(shù)字信號處理平臺，還包括電源管理模塊和FPGA配置芯片模塊；其中，電源管理模塊用于給整個系統(tǒng)提供穩(wěn)定的工作電壓及電流，保證系統(tǒng)的正常工作； FPGA配置芯片模塊用于存儲FPGA的工作程序，在系統(tǒng)上電后自動從配置芯片中加載程序，保證系統(tǒng)運行。

前述的A/D轉(zhuǎn)換單元用于采集接收到的信號并將其轉(zhuǎn)換成相應(yīng)格式的數(shù)字信號，轉(zhuǎn)換速率為3Gsps，瞬時工作帶寬為1.4GHz，轉(zhuǎn)換位數(shù)采用12bit，瞬時動態(tài)范圍為60dB。。

前述的數(shù)字信號處理單元用于接收該通道的數(shù)字信號并對其進(jìn)行相關(guān)的信號處理。

前述的QDRⅡ+存儲單元用于存儲一定容量的數(shù)字信號，在延時量的控制下，將數(shù)據(jù)回讀到FPGA中，實現(xiàn)數(shù)據(jù)的延時輸出。

前述的D/A轉(zhuǎn)換單元用于將經(jīng)過復(fù)雜信號處理的數(shù)字信號轉(zhuǎn)換成相應(yīng)的模擬信號。

下面結(jié)合實施例對本發(fā)明作更進(jìn)一步的說明。

如圖2所示，一種無人機載小型化3Gsps數(shù)字信號處理平臺，包括A/D轉(zhuǎn)換單元，數(shù)字信號處理單元，QDRⅡ+存儲單元以及D/A轉(zhuǎn)換單元。該平臺將系統(tǒng)的轉(zhuǎn)換速率提高到3Gsps，瞬時工作帶寬達(dá)到1.4GHz，同時瞬時動態(tài)范圍為60dB。通過將A/D和D/A的轉(zhuǎn)換速率提高到3Gsps，從而使系統(tǒng)的轉(zhuǎn)換速率達(dá)到3Gsps，瞬時工作帶寬達(dá)到1.4GHz。同時A/D和D/A的轉(zhuǎn)換位數(shù)達(dá)到了12bit，所以瞬時動態(tài)范圍可以提高至60dB。

所述的A/D轉(zhuǎn)換單元采用一片12bit、單通道采樣率高達(dá)3.6 GHz 的ADC芯片ADC12D1800。由于該芯片時鐘能達(dá)到3.6GHz，其采樣的模擬信號帶寬可達(dá)到1.4GHz。其將中頻模擬信號轉(zhuǎn)化成相應(yīng)的數(shù)字信號。

數(shù)字信號處理單元由一片F(xiàn)PGA構(gòu)成，采用了Xilinx公司的XC6VSX315T系列可編程邏輯器件。通過該芯片實現(xiàn)相關(guān)的數(shù)字信號處理。該系統(tǒng)中所選芯片的溫度等級為工業(yè)以保證整個系統(tǒng)能在-40℃～+60℃的溫度范圍內(nèi)正常工作。

QDRⅡ+存儲單元由兩片Cypress公司的CY7C1565KV18-450BZC系列存儲器構(gòu)成，該存儲器規(guī)格為2M*36bit，最高存儲速度能達(dá)到900MHz ；QDRⅡ+存儲單元對FPGA輸出的數(shù)字信號進(jìn)行存儲以實現(xiàn)對數(shù)字信號流的延時。

D/A轉(zhuǎn)換單元采用采用e2v公司高速12bit DA變換器EV12DS130A，該器件的數(shù)據(jù)轉(zhuǎn)換率為3Gsps，內(nèi)嵌4:1或2:1的并行MUX器件；D/A轉(zhuǎn)換單元將FPGA輸出的數(shù)字信號轉(zhuǎn)換成相應(yīng)的模擬信號輸出，該轉(zhuǎn)換單元的轉(zhuǎn)換速率和轉(zhuǎn)換位數(shù)同樣為3Gsps和12bit，以保證整個系統(tǒng)的轉(zhuǎn)換速率達(dá)到3Gsps以及動態(tài)范圍60dB。

該系統(tǒng)平臺工作方式如下：

A/D轉(zhuǎn)換的采樣率為3Gsps，A/D轉(zhuǎn)換的輸出數(shù)據(jù)率為1:4字長的DEMUX輸出的數(shù)據(jù)流，到達(dá)FPGA器件的數(shù)據(jù)率為750MHz。在FPGA器件中，還需要1:4的降速，得到187.5MHz的16倍字長的數(shù)據(jù)率。

對串并轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行數(shù)字下變頻DDC把該組數(shù)據(jù)變到零中頻，通過比相法進(jìn)行數(shù)字測頻和數(shù)字檢波，得到瞬時測頻碼和檢波脈沖。數(shù)字檢波的方法可以采用先對信號進(jìn)行求絕對值，將輸入的正弦波信號變?yōu)閱螛O性的信號，然后對信號進(jìn)行低通濾波的方法，取得脈沖信號的電平。數(shù)字測頻后進(jìn)行信號分選，分選出所需的脈沖信息，并以脈沖描述字的形式回傳給實時處理機。分選后的信號經(jīng)過數(shù)字上變頻DUC后輸出到存儲延遲單元，根據(jù)延時量和目標(biāo)/干擾樣式得到QDR-Ⅱ+存儲器的讀寫控制，通過對QDR-Ⅱ+存儲器的讀寫控制實現(xiàn)數(shù)據(jù)的長延遲，通過數(shù)據(jù)的連續(xù)多次播放實現(xiàn)多假目標(biāo)等干擾樣式。通過并串轉(zhuǎn)換，以4:1的轉(zhuǎn)換率，轉(zhuǎn)換成D/A轉(zhuǎn)換單元輸入的750Msps的4字節(jié)數(shù)據(jù)流。通過D/A轉(zhuǎn)換，得到具有750MHz載頻，最大帶寬可達(dá)1.4GHz的中頻信號。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出：對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護范圍。