專利名稱：半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器，具體涉及到具有用于輸入/輸出數(shù)據(jù)的寬總線帶寬的半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器一般包括排列于按垂直方向與水平方向布線的字線和位線各相交區(qū)處的存儲(chǔ)單元，這些位線連接到將相對(duì)于存儲(chǔ)單元輸入和輸出的數(shù)據(jù)放大用的讀出放大器上。
在這種半導(dǎo)體存儲(chǔ)器的讀操作中，依據(jù)此存儲(chǔ)器外部供給的地址信號(hào)(行地址信號(hào))選擇字線，而將這些存儲(chǔ)單元中保持的數(shù)據(jù)傳送給位線。讀出放大器放大傳送到位線上的數(shù)據(jù)。此外，依據(jù)地址信號(hào)(列地址信號(hào))，選擇部分放大的數(shù)據(jù)并輸出到存儲(chǔ)器外部作為讀數(shù)據(jù)。由讀出放大器放大的數(shù)據(jù)(包括沒有讀出到外部的剩余數(shù)據(jù))重寫入存儲(chǔ)單元，完成讀操作。
在寫操作中，首先類似于讀操作，根據(jù)行地址信號(hào)選擇字線，同時(shí)從存儲(chǔ)單元輸出數(shù)據(jù)，讀出到位線上的數(shù)據(jù)由讀出放大器放大。在讀出放大器開始其放大操作后，外部的寫數(shù)據(jù)傳送到依據(jù)列地址信號(hào)選擇的位線上。此時(shí)于所選擇的位線上，若是從存儲(chǔ)單元讀出的數(shù)據(jù)與寫數(shù)據(jù)不同，則使位線的電平反向。然后將寫數(shù)據(jù)寫入存儲(chǔ)單元內(nèi)。在未選擇的位線上，由讀出放大器放大的數(shù)據(jù)則重寫入存儲(chǔ)單元中。
傳統(tǒng)上，如上所述，只是為讀出放大器放大的部分?jǐn)?shù)據(jù)才作為讀數(shù)據(jù)輸出到外部或作為寫數(shù)據(jù)寫入存儲(chǔ)單元中。換言之，直接對(duì)讀和寫操作做出貢獻(xiàn)的讀出放大器只是部分被激活的讀出放大器。
例如在讀操作(或?qū)懖僮?中有512存儲(chǔ)單元連接到各字線上時(shí)，就會(huì)同時(shí)激活512個(gè)讀出放大器。在這種情形下，若是數(shù)據(jù)輸入/輸出端子為8位，則直接貢獻(xiàn)于讀操作的讀出放大器數(shù)為8。它只是激活的讀出放大器的1/64。而剩余的63/64即504個(gè)讀出放大器只操作用于將數(shù)據(jù)重寫入存儲(chǔ)單元。這就是說(shuō)，對(duì)于特殊數(shù)據(jù)輸入/輸出操作并非必需的讀出放大器是不必激活的。
由于各位線是連接到多個(gè)存儲(chǔ)單元上，它的布線長(zhǎng)度長(zhǎng)而負(fù)載電容大。由于讀出放大器必須給具有大負(fù)載電容的位線充電與放電，與存儲(chǔ)器的其他邏輯電路相比，它們的功率消耗較大。這樣，對(duì)位線充電與放電無(wú)助于防止減少功率消耗。此外，由于直接貢獻(xiàn)于數(shù)據(jù)輸入/輸出操作的讀出放大器如上所述只是激活的讀出放大器的一部分，就存在每單位量的輸入/輸出數(shù)據(jù)的功率消耗大的問題。
傳統(tǒng)上，為了提高數(shù)據(jù)傳送速率，采用過(guò)一些方法來(lái)拓寬輸入/輸出數(shù)據(jù)的總線帶寬。但在這些方法中，未曾嘗試去改變有貢獻(xiàn)于讀和寫操作的讀出放大器數(shù)相對(duì)于只是操作去重寫數(shù)據(jù)的讀出放大器數(shù)之比，因此，當(dāng)輸入/輸出數(shù)據(jù)的帶寬加倍，則同時(shí)激活的讀出放大器數(shù)也加倍。
提高數(shù)據(jù)傳送速率也可以通過(guò)提高半導(dǎo)體存儲(chǔ)器的工作頻率來(lái)實(shí)現(xiàn)。但要是工作頻率f升高，就將增大晶體管的充電與放電電流，促使電功率消耗p增大，這可從下式(1)看出p＝C·V2·f (1)式中C是負(fù)載電容而V是電源電壓。
但這又有另一個(gè)問題，一般，工作頻率越高，電路設(shè)計(jì)和版圖設(shè)計(jì)也越困難。
最近，隨著移動(dòng)器件、大規(guī)模系統(tǒng)、減小所需的電源電壓的技術(shù)以及圖像處理應(yīng)用的普及等的進(jìn)展，也增大了對(duì)低功率消耗同時(shí)又有高的數(shù)據(jù)傳輸速率的半導(dǎo)體存儲(chǔ)器的需求。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的在于提供具有寬的總線帶寬并能同時(shí)降低功率消耗的半導(dǎo)體存儲(chǔ)器。
本發(fā)明的另一目的在于提供縮短了存取時(shí)間的半導(dǎo)體存儲(chǔ)器。
依據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的一個(gè)方面，此半導(dǎo)體存儲(chǔ)器有多個(gè)存儲(chǔ)單元、分別與存儲(chǔ)單元連接的多條位線、分別與位線連接的多個(gè)讀出放大器以及數(shù)據(jù)控制電路。例如在讀操作中，從存儲(chǔ)單元讀出到位線上的數(shù)據(jù)同時(shí)地為讀出放大器放大并輸出到存儲(chǔ)器之外。在此讀操作中，數(shù)據(jù)控制電路將從存儲(chǔ)單元讀出且為讀出放大器同時(shí)放大的所有數(shù)據(jù)輸出到外部。在寫操作中，從外部供給位線的數(shù)據(jù)同時(shí)地為讀出放大器放大并寫入存儲(chǔ)單元內(nèi)，在此寫操作中，數(shù)據(jù)控制電路將從外部輸入且同時(shí)地為讀出放大器放大的所有數(shù)據(jù)寫入存儲(chǔ)單元內(nèi)。由于同時(shí)地為讀出放大器放大所有的數(shù)據(jù)是相對(duì)于外部輸入/輸出，故可提高輸入/輸出數(shù)據(jù)的數(shù)據(jù)傳送速率同時(shí)能減少每單位傳送數(shù)據(jù)量的功率消耗。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，對(duì)應(yīng)于相對(duì)于外部輸入/輸出數(shù)據(jù)分別形成了多個(gè)數(shù)據(jù)位線。由于同時(shí)地為讀出放大器放大的數(shù)據(jù)能夠并行地經(jīng)數(shù)據(jù)總線輸入/輸出，故可用單一的控制電路提高數(shù)據(jù)傳送速率。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，這些數(shù)據(jù)總線是沿著位線的布線方向布線。這樣就簡(jiǎn)化了數(shù)據(jù)總線的布線配置。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，這些數(shù)據(jù)總線包括用于傳送從存儲(chǔ)單元讀出的數(shù)據(jù)的讀數(shù)據(jù)總線和用于傳送寫入存儲(chǔ)單元內(nèi)的數(shù)據(jù)的寫數(shù)據(jù)總線。通過(guò)將數(shù)據(jù)總線分成用于讀操作和用于寫操作，此讀與寫數(shù)據(jù)能同時(shí)在芯片內(nèi)傳送，這就縮短了存取時(shí)間，實(shí)現(xiàn)了高速存取。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此讀數(shù)據(jù)總線與寫數(shù)據(jù)總線中至少有一條是由互補(bǔ)的數(shù)據(jù)線對(duì)組成。因此可以減少噪聲對(duì)讀或?qū)憯?shù)據(jù)的影響，這樣能使這些數(shù)據(jù)在芯片內(nèi)可靠地傳送。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此讀數(shù)據(jù)總線與寫數(shù)據(jù)總線都是單相的。這樣就可縮小數(shù)據(jù)總線的布線區(qū)，從而可降低芯片費(fèi)用。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，這些數(shù)據(jù)總線是用于傳送從存儲(chǔ)單元讀出的數(shù)據(jù)和將寫入到存儲(chǔ)單元的數(shù)據(jù)的輸入/輸出共用總線。構(gòu)成這種可用于輸入和輸出兩種操作的數(shù)據(jù)總線能夠進(jìn)一步減少數(shù)據(jù)總線的布線區(qū)。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此半導(dǎo)體存儲(chǔ)器有多個(gè)開關(guān)，分別用于將位線與數(shù)據(jù)總線連接。這些開關(guān)響應(yīng)讀出放大器的激活同時(shí)接通。此時(shí)由于不需對(duì)各個(gè)讀出放大器來(lái)控制開關(guān)就易于進(jìn)行開關(guān)控制。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此位線是互補(bǔ)的位線對(duì)組成，而所述數(shù)據(jù)總線則是由對(duì)應(yīng)于互補(bǔ)位線對(duì)的互補(bǔ)數(shù)據(jù)線對(duì)組成。位線與數(shù)據(jù)總線之間在結(jié)構(gòu)上的這種一致性簡(jiǎn)化了連接這些信號(hào)線的電路構(gòu)型。例如位線與數(shù)據(jù)總線可以通過(guò)簡(jiǎn)單的開關(guān)相互連接。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此數(shù)據(jù)控制電路將擬寫入存儲(chǔ)單元的數(shù)據(jù)傳送給位線，而此傳送是在寫操作之際和字線選擇前進(jìn)行。根據(jù)本發(fā)明，由外部供給且同時(shí)地為讀出放大器放大的所有數(shù)據(jù)都寫入存儲(chǔ)單元內(nèi)。因此，即使是保存于存儲(chǔ)單元中的數(shù)據(jù)在寫操作之前被破壞也不會(huì)造成問題。也就是說(shuō)，在寫操作中不需將數(shù)據(jù)重寫入存儲(chǔ)單元內(nèi)。由于不再需要重寫數(shù)據(jù)所用的時(shí)間，與已有技術(shù)相比，可以高速地執(zhí)行寫操作。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面。此數(shù)據(jù)控制電路將擬寫入存儲(chǔ)單元的數(shù)據(jù)傳送給位線，而此傳送是寫操作之際和讀出放大器放大保存于存儲(chǔ)單元中數(shù)據(jù)之前進(jìn)行。由于從外部供給且同時(shí)地為讀出放大器放大的所有數(shù)據(jù)都寫入存儲(chǔ)單元內(nèi)，就不需將保存于存儲(chǔ)單元內(nèi)的數(shù)據(jù)在寫操作前同時(shí)地為讀出放大器放大和重寫入存儲(chǔ)單元內(nèi)。因此，由于不再需要重寫數(shù)據(jù)所用的時(shí)間，與已有技術(shù)相比，此寫操作可以高速地執(zhí)行。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，用于選擇存儲(chǔ)單元的地址信號(hào)是由外部同時(shí)提供的。同時(shí)接收地址信號(hào)就能使控制電路易于控制地址信號(hào)。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，此半導(dǎo)體存儲(chǔ)器具有字線用于將存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)分別連接到位線上。此字線是通過(guò)采用所有的地址信號(hào)進(jìn)行選擇的。例如，這些地址信號(hào)是只用于選擇字線的。本發(fā)明中，為讀出放大器同時(shí)放大的所有數(shù)據(jù)是相對(duì)于外部輸入/輸出的。因此不需要地址信號(hào)來(lái)選擇位線和讀出放大器，結(jié)果可以減少地址信號(hào)端子，從而也可以減小芯片尺寸。
根據(jù)本發(fā)明半導(dǎo)體存儲(chǔ)器的另一方面，在寫操作中，于數(shù)據(jù)寫入存儲(chǔ)單元內(nèi)之前禁用預(yù)充電控制電路。這就是說(shuō)，在寫操作中不必將位線復(fù)位到預(yù)定電壓。根據(jù)本發(fā)明，如上所述，所有從外部輸入的數(shù)據(jù)都在寫操作中寫入存儲(chǔ)單元，因此在寫操作中不必于存儲(chǔ)器內(nèi)保持部分這樣的數(shù)據(jù)。這就是說(shuō)，在寫操作開始之前不必對(duì)位線進(jìn)行預(yù)充電。結(jié)果可使控制預(yù)充電操作和控制寫操作變得簡(jiǎn)單。此外能縮短操作時(shí)間。


通過(guò)結(jié)合下面附圖所作的詳細(xì)描述，將可更好地理解本發(fā)明的性質(zhì)、原理與用途，在這些附圖中，相同的部件以相一致的標(biāo)號(hào)指明。
圖1是示明本發(fā)明第一實(shí)施例的框圖。
圖2是示明圖1的存儲(chǔ)體的細(xì)節(jié)的框圖。
圖3是示明圖1的塊BK的細(xì)節(jié)的電路圖。
圖4是讀與寫數(shù)據(jù)總線的版圖。
圖5是沿圖4中字線截取的橫剖圖。
圖6示明在發(fā)明本發(fā)明之前本發(fā)明的發(fā)明人所考慮的數(shù)據(jù)總線的版圖。
圖7是示明第一實(shí)施例的讀與寫操作的時(shí)序圖。
圖8示明在發(fā)明本發(fā)明之前本發(fā)明的發(fā)明人所考慮的讀與寫操作的時(shí)序圖。
圖9是示明本發(fā)明第二實(shí)施例的時(shí)序圖。
圖10是示明本發(fā)明第三實(shí)施例的基本部分的電路圖。
圖11是示明本發(fā)明第四實(shí)施例的基本部分的電路圖。
圖12是示明本發(fā)明第五實(shí)施例的基本部分的電路圖。
圖13是示明本發(fā)明第六實(shí)施例的基本部分的電路圖。
具體實(shí)施例方式
下面參考附圖描述本發(fā)明的實(shí)施例。
圖1示明本發(fā)明的半導(dǎo)體存儲(chǔ)器第一實(shí)施例的基本部分。此半導(dǎo)體存儲(chǔ)器通過(guò)應(yīng)用CMOS工藝作為DRAM形成于硅襯底上。
DRAM對(duì)于每四個(gè)存儲(chǔ)體包括地址緩存器10、指令緩存器12、預(yù)充電控制電路14、讀控制電路(數(shù)據(jù)控制電路)16、寫控制電路(數(shù)據(jù)控制電路)18、讀放大器RA以及寫放大器WA。地址緩存器10與指令緩存器12的定時(shí)信號(hào)同步，同時(shí)地接收存儲(chǔ)器外部提供的地址信號(hào)用以選擇存儲(chǔ)單元MC，并且將所接收的地址信號(hào)輸出給存儲(chǔ)體。指令緩存器12依據(jù)外部提供的指令信號(hào)(讀指令、寫指令等)生成定時(shí)信號(hào)并將其輸出給地址緩存器10、讀控制電路16與寫控制電路18。
預(yù)充電控制電路14由指令緩存器12控制，而給讀出放大器SA輸出位線復(fù)位信號(hào)BRS，用以使位線BL與/BL復(fù)位至預(yù)定電壓。當(dāng)接收到讀指令時(shí)，讀控制電路16被激活，輸出多個(gè)控制信號(hào)用于操作存儲(chǔ)體與讀放大器RA。當(dāng)接收到寫指令時(shí)，寫控制電路18激活，輸出多個(gè)控制信號(hào)用于操作存儲(chǔ)體和寫放大器WA。
存儲(chǔ)體具有字驅(qū)動(dòng)器WD、讀出放大器SA、讀出放大器控制電路(數(shù)據(jù)控制電路)20與存儲(chǔ)單元陣列MA，這些存儲(chǔ)體例如通過(guò)外部提供的存儲(chǔ)體選擇信號(hào)(未圖示)來(lái)選擇。在存儲(chǔ)單元陣列MA中，存在著水平地與垂直地布設(shè)的多個(gè)字線WL和位線BL與/BL，同時(shí)在字線WL和位線BL與/BL的交點(diǎn)處形成了存儲(chǔ)單元。字驅(qū)動(dòng)器WD響應(yīng)由外部提供的地址信號(hào)選擇對(duì)應(yīng)的字線WL。讀出放大器控制電路20響應(yīng)讀和寫控制電路16和18的控制信號(hào)，生成用于操作讀出放大器SA的控制信號(hào)。
圖2示明圖1的存儲(chǔ)體的版圖細(xì)節(jié)。各存儲(chǔ)體具有每512個(gè)讀出放大器獨(dú)立地布線的字線WL且包括n個(gè)塊BK。字線WL可以是主與副字線。塊BK的個(gè)數(shù)n可以設(shè)定為≥1的任何整數(shù)值，根據(jù)擬開發(fā)的DRAM的要求而定。在各個(gè)塊BK中，沿存儲(chǔ)單元陣列MA的兩側(cè)(如圖所示沿存儲(chǔ)單元MA的上與下側(cè))排設(shè)256個(gè)讀出放大器，同時(shí)沿存儲(chǔ)單元陣列MA(如圖2所示沿存儲(chǔ)單元MA的左側(cè))設(shè)有字驅(qū)動(dòng)器WD與讀出放大器控制電路20。讀出放大器SA與各個(gè)塊BK獨(dú)立。這就是說(shuō)，讀出放大器SA不是為多個(gè)存儲(chǔ)體共享。因此，根據(jù)本實(shí)施形式可進(jìn)行同時(shí)激活多個(gè)存儲(chǔ)體的所謂交錯(cuò)(重疊)操作。此外由于讀出放大器SA在每個(gè)塊BK中是獨(dú)立的，就不需設(shè)置使讀出放大器SA與相鄰存儲(chǔ)單元MA的位線隔離的隔離開關(guān)。一般，這種隔離開關(guān)是用高壓控制的，因而不用它時(shí)就可減少功率消耗。
在讀出放大器SA的區(qū)域中，沿圖2A的水平方向布設(shè)有SA選擇線WSL與RSL用以將數(shù)據(jù)總線與位線BL(未圖示)連接。由讀出放大器控制電路20產(chǎn)生供給SA選擇線WSL與RSL的信號(hào)。如后所述，這些數(shù)據(jù)總線是互補(bǔ)的讀數(shù)據(jù)總線RDB與/RDB以及互補(bǔ)的寫數(shù)據(jù)總線WDB與/WDB。利用互補(bǔ)型的數(shù)據(jù)總線可以減少噪聲對(duì)數(shù)據(jù)總線的影響，確保在芯片內(nèi)的讀與寫數(shù)據(jù)的傳送。將數(shù)據(jù)總線分成讀與寫的數(shù)據(jù)總線允許同時(shí)傳送讀數(shù)據(jù)與寫數(shù)據(jù)。這可使存儲(chǔ)時(shí)間短而實(shí)現(xiàn)高速存取，同時(shí)還能使得輸入/輸出數(shù)據(jù)與傳統(tǒng)的相比更易進(jìn)行定時(shí)設(shè)計(jì)，由SA選擇線WSL與RSL所傳送的信號(hào)以后將分別稱作開關(guān)信號(hào)WSL與RSL。順便指出，位線BL是以與數(shù)據(jù)總線相同的方式布設(shè)于與圖2相同的垂直方向內(nèi)。
在本實(shí)施例中，采用存儲(chǔ)體選擇信號(hào)來(lái)選擇對(duì)應(yīng)的預(yù)定存儲(chǔ)體。在所選擇的存儲(chǔ)體的所有塊BK中，同時(shí)激活通過(guò)地址信號(hào)所選擇的字線WL。此時(shí)，n倍的512個(gè)數(shù)據(jù)輸出給讀放大器RA或從寫放大器WA提供。這就是說(shuō)，所有對(duì)應(yīng)于激活的讀出放大器SA是通過(guò)外部端子輸出/輸入。這樣就可減少每位輸入/輸出數(shù)據(jù)的功率消耗。
此外，由于對(duì)應(yīng)于激活的讀出放大器SA的所有數(shù)據(jù)被輸入/輸出，就不需提供任何地址信號(hào)(通常所謂的列地址信號(hào))用以選擇位線和讀出放大器。這就是說(shuō)，地址信號(hào)(通常所謂的行地址信號(hào))只用于選擇字線WL。由于這一原因，當(dāng)如本實(shí)施例所述將本發(fā)明用于同時(shí)接收所有地址信號(hào)的DRAM的情形，地址信號(hào)的端子數(shù)能夠減少列地址信號(hào)的位數(shù)。在把本發(fā)明用于地址信號(hào)供給有分離的行與列地址的DRAM的情形，不再需要提供列地址，從而不再需要與列地址有關(guān)的控制。
可以進(jìn)行對(duì)DRAM外部的數(shù)據(jù)輸出以使所有為讀出放大器SA放大的數(shù)據(jù)同時(shí)輸出，或使得它們?yōu)榉謺r(shí)輸出。在以上任一種情形下，與常規(guī)的情形相比，可以顯著地減少傳輸每單位數(shù)據(jù)的功率消耗。
圖3示明了塊BK的細(xì)節(jié)。連接到多個(gè)位線BL(或/BL)的存儲(chǔ)單元MC中nMOS晶體管的柵極，分別連接到字線WL。這就是說(shuō)，存儲(chǔ)單元MC的電容器(存儲(chǔ)節(jié)點(diǎn))對(duì)位線BL與/BL的連接是由字線WL控制。
各讀出放大器SA是通過(guò)連接兩個(gè)CMOS反相器的輸入與輸出端子而形成的。讀出放大器SA的pMOS與nMOS晶體管的源極分別接收讀出放大器激活信號(hào)PSA與NSA。此pMOS與nMOS晶體管以后將分別簡(jiǎn)作為pMOS與nMOS。
互補(bǔ)位線BL與/BL通過(guò)位線復(fù)位信號(hào)BRS控制的均衡nMOS而相互連接。位線BL與/BL還由位線復(fù)位信號(hào)BRS控制的各相應(yīng)的nMOS而連接到預(yù)充電線VPR上。
位線BL通過(guò)開關(guān)信號(hào)RSL控制的nMOS開關(guān)與讀數(shù)據(jù)總線RDB相連。位線/BL通過(guò)開關(guān)信號(hào)RSL控制的nMOS開關(guān)與讀數(shù)據(jù)總線/RDB相連。此外，位線BL通過(guò)開關(guān)信號(hào)WSL控制的nMOS開關(guān)與寫數(shù)據(jù)總線WDB相連，而位線/BL則通過(guò)開關(guān)信號(hào)WSL控制的nMoS開關(guān)與寫數(shù)據(jù)總線/WDB相連。這樣，作為互補(bǔ)數(shù)據(jù)線對(duì)的讀數(shù)據(jù)總線RDB與/RDB以及作為互補(bǔ)數(shù)據(jù)線對(duì)的寫數(shù)據(jù)總線WDB與/WDB便分別對(duì)應(yīng)于互補(bǔ)位線BL與/BL形成。
開關(guān)信號(hào)RSL同時(shí)地接通與其對(duì)應(yīng)的塊BK中的所有nMOS開關(guān)。位線BL與/BL同時(shí)地連接著讀數(shù)據(jù)總線RDB與/RDB。類似地，開關(guān)信號(hào)WSL同時(shí)地接通與其對(duì)應(yīng)的塊BK中所有nMOS開關(guān)。位線BL與/BL同時(shí)地連接著寫數(shù)據(jù)總線WDB與/WDB。換言之，開關(guān)信號(hào)RSL與WSL使數(shù)據(jù)總線分別連接到對(duì)應(yīng)于字線WL選擇的存儲(chǔ)單元MC的所有位線上。本實(shí)施例中，由于不需對(duì)各個(gè)讀出放大器SA控制nMOS開關(guān)，這些nMOS開關(guān)便能容易地控制。除此，由于需要作的只是使互補(bǔ)信號(hào)線相互連接(例如位線BL相對(duì)于讀數(shù)據(jù)總線RDB)，故可采用簡(jiǎn)單的nMOS開關(guān)。順便指出，開關(guān)信號(hào)RSL與WSL響應(yīng)讀出放大器SA的激活而轉(zhuǎn)向高電平。此時(shí)，nMOS開關(guān)接通。
圖3中，例如在讀操作中選擇了圖3右側(cè)上的字線WL時(shí)，從存儲(chǔ)單元MC傳送到位線BL上的數(shù)據(jù)便為讀出放大器SA放大。位線/BL的電平與連接到位線BL上的存儲(chǔ)單元MC所保持的數(shù)據(jù)的電平反相。然后，互補(bǔ)位線BL與/BL間的電壓差便通過(guò)開關(guān)信號(hào)RSL控制的nMOS傳送給讀數(shù)據(jù)總線RDB與/RDB，再作為讀數(shù)據(jù)輸出到存儲(chǔ)器外部。
在寫操作中，經(jīng)由互補(bǔ)寫數(shù)據(jù)總線WDB與/WDB供給的寫數(shù)據(jù)通過(guò)開關(guān)信號(hào)WSL控制的nMOS傳送給位線BL與/BL。所傳送的寫數(shù)據(jù)為讀出放大器SA放大，然后應(yīng)用位線BL與/BL之一寫入由字線WL所選擇的存儲(chǔ)單元MC中。
圖4概示讀數(shù)據(jù)總線RDB與/RDB以及寫數(shù)據(jù)總線WDB與/WDB的布線圖。在本實(shí)施例中，由于為讀出放大器SA放大的所有數(shù)據(jù)都被輸入/輸出，讀數(shù)據(jù)總線RDB與/RDB以及寫數(shù)據(jù)總線WDB與/WDB便是對(duì)應(yīng)于所有各個(gè)位線BL與/BL而形成，如圖3所示。本例中，所有圖示的讀出放大器SA被同時(shí)激活。為了簡(jiǎn)化這種布線，讀數(shù)據(jù)總線RDB與/RDB以及寫數(shù)據(jù)總線WDB與/WDB是沿著位線BL與/BL的布線方向形成。
開關(guān)信號(hào)RSL(或WSL)同時(shí)地將對(duì)應(yīng)于多個(gè)讀出放大器SA的位線BL與/BL連接到讀數(shù)據(jù)總線RDB與/RDB(或?qū)憯?shù)據(jù)總線WDB與/WDB)。因此，開關(guān)信號(hào)RSL與WSL的布線(SA選擇線)是沿著與讀出放大器SA一致的方向而形成的。類似地，同時(shí)地激活這多個(gè)讀出放大器SA的讀出放大器激活信號(hào)PSA與NSA的布線是沿著與讀出放大器SA對(duì)準(zhǔn)的方向形成。
圖5示明沿圖4的字線WL截取的橫剖圖。本實(shí)施例的DRAM具有四個(gè)布線層。這些布線層依相對(duì)于襯底從最近到最遠(yuǎn)的順序，在此稱之為第一、第二、第三與第四布線層。字線WL是通過(guò)應(yīng)用多晶硅或類似材料制的第一布線層形成。位線BL與/BL則是通過(guò)采用第二布線層形成。讀數(shù)據(jù)線RDB與/RDB用第三布線層形成。寫數(shù)據(jù)總線WDB與/WDB則是用第四布線層形成。此第二、第三與第四布線是由導(dǎo)電材料如鋁、鎢、銅、等等形成。
讀數(shù)據(jù)總線RDB與/RDB以及寫數(shù)據(jù)總線WDB與/WDB的布線寬度和布線節(jié)距相對(duì)于位線BL與/BL的布線寬度和布線節(jié)距是均衡的。這就是說(shuō)，讀數(shù)據(jù)總線RDB與/RDB以及寫數(shù)據(jù)總線WDB與/WDB的布線節(jié)距設(shè)定成等于位線BL與/BL的布線節(jié)距的整數(shù)倍。這一設(shè)定實(shí)現(xiàn)了布線的一致性，從而簡(jiǎn)化了版圖設(shè)計(jì)、版圖的驗(yàn)證、器件工藝設(shè)計(jì)，等等。簡(jiǎn)化的結(jié)果能夠降低開發(fā)費(fèi)用和縮短開發(fā)時(shí)間。
圖6概示了常規(guī)而并非周知的存儲(chǔ)器(DRAM)中數(shù)據(jù)總線的版圖。在此版圖中，只是某些同時(shí)激活的讀出放大器有助于數(shù)據(jù)的輸入/輸出。為此，沿讀出放大器SA的對(duì)準(zhǔn)方向布設(shè)有為各讀出放大器SA共用的副讀數(shù)據(jù)總線SRDB與/SRDB以及副寫數(shù)據(jù)總線SWDB與/SWDB。此外，沿位線BL與/BL的布線方向還布設(shè)有為各個(gè)讀出放大器共用的主讀數(shù)據(jù)總線URDB、/URDB、DRDB和/DRDB以及主寫數(shù)據(jù)總線UWDB、/UWDB、DWDB和/DWDB。這些主讀數(shù)據(jù)總線URDB、/URDB、DRDB與/DRDB以及主寫數(shù)據(jù)總線UWDB、/UWDB、DWDB與/DWDB的開頭字母“U”與“D”分別表明它們是與圖6上側(cè)和下側(cè)的讀出放大器SA對(duì)應(yīng)。
位線BL與/BL和副讀數(shù)據(jù)總線SRDB與/SRDB是通過(guò)沿圖6中水平方向?qū)?zhǔn)的各讀出放大器SA共用的開關(guān)信號(hào)RCL以及沿圖6中垂向?qū)?zhǔn)的各讀出放大器SA共用的開關(guān)信號(hào)CL相互連接。開關(guān)信號(hào)RCL與CL供給串聯(lián)的兩個(gè)晶體管的各自的柵。這些晶體管的同時(shí)接通使位線BL與/BL同副讀數(shù)據(jù)線SRDB與/SRDB連接。例如，此開關(guān)信號(hào)CL于十六個(gè)被激活的讀出放大器SA中選擇兩個(gè)讀出放大器SA。
在讀操作中，從存儲(chǔ)單元讀到位線BL(或/BL)上的數(shù)據(jù)由塊中的所有讀出放大器SA放大，然后選擇與列地址信號(hào)對(duì)應(yīng)的開關(guān)信號(hào)CL(例如選擇圖6左側(cè)上的粗點(diǎn)線標(biāo)出的CL)。此時(shí)，如圖6中箭頭所示。只是由開關(guān)信號(hào)CL從粗點(diǎn)線指出的讀出放大器SA所放大的數(shù)據(jù)中選擇的數(shù)據(jù)才傳送給副讀數(shù)據(jù)總線SRDB與/SRDB以及主讀數(shù)據(jù)總線URDB與/DRDB，然后輸出至外部。
圖7示明本發(fā)明的DRAM的讀與寫操作。圖7中，為便于理解，位線復(fù)位信號(hào)BRS的兩下降邊之間的間隔表示為周期時(shí)間tRC。此位線復(fù)位信號(hào)BRS、開關(guān)信號(hào)RSL與WSL、讀出放大器激勵(lì)信號(hào)PSA與NSA是由數(shù)據(jù)控制電路(讀控制電路16、寫控制電路18與讀出放大器控制電路20)產(chǎn)生。
在讀操作中，首先將位線復(fù)位信號(hào)BRS調(diào)至低電平，結(jié)束這對(duì)位線BL與/BL的預(yù)充電(圖7(a))。然后，根據(jù)從DRAM外部同時(shí)供給的地址信號(hào)選擇預(yù)定的字線(圖7(b))。并從位線BL(或/BL)上的存儲(chǔ)單元MC讀出數(shù)據(jù)(圖7(c))。然后將讀出放大器激活信號(hào)PSA與NSA分別調(diào)至高電平與低電平，激活圖2所示存儲(chǔ)體中所有的讀出放大器SA(圖7(d))。激活這些讀出放大器SA能使位線BL與/BL間的電壓差放大(圖7(e))。
之后，激活開關(guān)信號(hào)RSL(圖7(f))，使位線BL與/BL以及讀數(shù)據(jù)總線RDB與/RDB分別相互連接。位線BL與/BL的電平通過(guò)讀數(shù)據(jù)總線RDB與/RDB輸出。同時(shí)通過(guò)圖2所示的讀放大器RA輸出到外部。
然后，依序使開關(guān)信號(hào)RSL、字線WL與讀出放大器激勵(lì)信號(hào)PSA和NSA失活，同時(shí)使成對(duì)的位線BL與/BL預(yù)充電(均衡化)而結(jié)束讀操作。
在寫操作中，將復(fù)位信號(hào)BRS調(diào)至低電平，結(jié)束位線對(duì)BL與/BL的預(yù)充電(圖7(g))。然后激活開關(guān)信號(hào)WSL(圖7(h))。同時(shí)將DRAM外部供給的寫數(shù)據(jù)通過(guò)圖2所示的寫放大器WA并且通過(guò)寫數(shù)據(jù)總線WDB與/WDB傳送給位線BL與/BL(圖7(i))。在此刻，讀出放大器SA仍未被激活也尚未選擇字線WL。在緊接寫數(shù)據(jù)已傳送到位線BL與/BL后，字線WL即被激活，然后，存儲(chǔ)體中所有讀出放大器SA被激活，同時(shí)所有為讀出放大器SA放大的寫數(shù)據(jù)寫入存儲(chǔ)單元MC中(圖7(j))。
這樣，來(lái)自外部的寫數(shù)據(jù)在存儲(chǔ)單元MC中保持的數(shù)據(jù)傳送到位線BL(或/BL)之前即傳送給位線BL與/BL。同樣，外部的寫數(shù)據(jù)是在讀出放大器被激活之前傳送給位線BL與/BL的。
在本實(shí)施例中，由于所有的為讀出放大器SA放大的數(shù)據(jù)都被輸入/輸出，就不需有將數(shù)據(jù)重寫入存儲(chǔ)單元MC內(nèi)的時(shí)間。因此可以縮短寫時(shí)間。結(jié)果可以縮短讀與寫操作的周期時(shí)間tRC。此外，由于不需要有讀出和重寫數(shù)據(jù)的過(guò)程，因而從相鄰的位線BL與/BL接收到的噪聲影響很小。
作為比較例子，圖8概示了通常的DRAM的讀與寫操作的波形。它表示出與圖7相同的操作，高速的數(shù)據(jù)讀出后的低速的數(shù)據(jù)寫入，而且它并非是周知的。讀操作與圖7的相同，在此略去其說(shuō)明。在寫操作中，操作多個(gè)激活的讀放大器SA用于重寫由存儲(chǔ)單元MC讀出的數(shù)據(jù)。為此需要有一段時(shí)間T1以使存儲(chǔ)單元MC中保持的數(shù)據(jù)傳送給位線BL(或/BL)，然后位線BL或(/BL)的電平變成為能夠由讀出放大器SA放大和重寫的電平、于是，此時(shí)間段T1必須包括于周期時(shí)間tRC中。換言之，根據(jù)本發(fā)明，寫操作時(shí)間可以縮短時(shí)段T1的寬度。
出于與本發(fā)明比較的目的，此讀與寫操作在圖8中可以有不同的周期時(shí)間tRC。但在實(shí)際的DRAM中，讀與寫操作的周期時(shí)間tRC一般設(shè)定成相等以提高可用性。為了提高這種有用性，需要根據(jù)寫操作的周期時(shí)間tRC延長(zhǎng)讀操作的周期時(shí)間tRC。相反，根據(jù)本發(fā)明，由于寫操作中的時(shí)間段T1是不需的，此讀與寫操作可以有相等的周期時(shí)間tRC。此外，讀操作的周期時(shí)間tRC只與讀操作下所需的電路操作有關(guān)。
這樣，根據(jù)本實(shí)施例，由于所有為讀出放大器SA放大的數(shù)據(jù)都相對(duì)于外部輸入/輸出，就可提高此輸入/輸出數(shù)據(jù)的數(shù)據(jù)傳輸速率，同時(shí)可以減少每單位傳輸數(shù)據(jù)量的功率消耗。
由于讀與寫數(shù)據(jù)總線RDB、/RDB、WDB與/WDB是沿位線BL與/BL的布線方向布線，就能容易地進(jìn)行這些數(shù)據(jù)總線的布線設(shè)計(jì)。
由于讀與寫數(shù)據(jù)總線RDB、/RDB、WDB與/WDB的布線節(jié)距經(jīng)設(shè)定成等于位線BL與/BL的布線節(jié)距的整數(shù)倍，故可容易地進(jìn)行版圖設(shè)計(jì)、版圖驗(yàn)證、器件工藝設(shè)計(jì)。等等。結(jié)果能夠減少開發(fā)費(fèi)用和縮短開發(fā)時(shí)間。
由于數(shù)據(jù)總線分成用于讀操作的讀數(shù)據(jù)總線RDB與/RDB和用于寫操作的寫數(shù)據(jù)總線WDB與/WDB，就能將讀與寫數(shù)據(jù)在芯片內(nèi)可靠地傳送而無(wú)沖突，即使是在密集時(shí)序條件下也能如此，同時(shí)可以縮短存取時(shí)間，實(shí)現(xiàn)高速存取。
由于為讀出放大器SA放大的所有數(shù)據(jù)是相對(duì)于外部輸入/輸出，在寫操作中不需將數(shù)據(jù)重寫入存儲(chǔ)單元。因此，與已有技術(shù)相比，可以比較高的速度執(zhí)行寫操作。
由于所有的地址信號(hào)在讀操作時(shí)以及在寫操作時(shí)能夠同時(shí)地接收，就容易在芯片內(nèi)控制地址信號(hào)。此外，由于為讀出放大器放大的所有數(shù)據(jù)是相對(duì)于外部輸入/輸出，就不需要用于選擇位線和讀出放大器的地址信號(hào)，而地址信號(hào)只是用于選擇字線WL。結(jié)果可以減少地址信號(hào)的端子數(shù)而能減少芯片尺寸。
于是可以同時(shí)實(shí)現(xiàn)低功率消耗、高的總線寬度和高速操作。因此，若將本發(fā)明特別用于具有圖像處理功能的便攜式裝置的半導(dǎo)體存儲(chǔ)器時(shí)，就能獲得高效率。此外，若把本發(fā)明用于具有小的有限總線寬度的系統(tǒng)LSI中時(shí)，同樣可獲得高效率。
圖9示明本發(fā)明的半導(dǎo)體存儲(chǔ)器第二實(shí)施例的時(shí)序圖。在此實(shí)施例中，與第一實(shí)施例的元件相同的元件附以相同的標(biāo)號(hào)而略去其詳細(xì)說(shuō)明。
此第二實(shí)施例的特征在于有用于位線BL與/BL的預(yù)充電控制電路(圖1)。具體地說(shuō)，在寫操作前不執(zhí)行預(yù)充電操作。此第二實(shí)施例的基本電路結(jié)構(gòu)與第一實(shí)施例的相同(圖1與2)。這就是說(shuō)，在第二實(shí)施例的半導(dǎo)體存儲(chǔ)器中，為讀出放大器放大的所有數(shù)據(jù)也都相對(duì)于外部輸入/輸出。
如圖9所示，位線BL與/BL只是在讀操作之前(位線復(fù)位信號(hào)BRS的高電平期間)才預(yù)充電。在寫操作開始前(圖9(a)與(b))，位線復(fù)位信號(hào)BRS保持低電平，而讀出放大器的激活信號(hào)PSA和NSA被激活。這就是說(shuō)，在寫操作前不執(zhí)行預(yù)充電操作而讀出放大器SA保持為激活態(tài)。根據(jù)本發(fā)明，由于寫數(shù)據(jù)被寫入為字線WL選擇的所有存儲(chǔ)單元MC內(nèi)，已存儲(chǔ)于存儲(chǔ)單元MC中的數(shù)據(jù)就不需保持。這就是說(shuō)，不必將這些數(shù)據(jù)重寫入存儲(chǔ)單元MC內(nèi)(一種刷新寫操作)。因此，在開始寫操作時(shí)不需進(jìn)行作為把存儲(chǔ)單元MC中存儲(chǔ)的數(shù)據(jù)讀取到位線BL(或/BL)上的預(yù)備工序的預(yù)充電操作。
在常規(guī)的寫操作中，寫數(shù)據(jù)只是傳輸給與激活的讀出放大器相連接的部分位線BL與/BL。在其余的位線BL與/BL上則放大擬重寫的數(shù)據(jù)。這就是說(shuō)，從字線選出的存儲(chǔ)單元中讀出的數(shù)據(jù)的絕大部分必須可靠地重寫回到存儲(chǔ)單元內(nèi)。因此必須給對(duì)應(yīng)于從其中讀出數(shù)據(jù)的存儲(chǔ)單元的位線精確地充電至預(yù)定電壓。
本實(shí)施例可以提供與所述第一實(shí)施例相同或相類似的效果。此外，根據(jù)本實(shí)施例，由于在寫操作前不需預(yù)充電操作，就可進(jìn)一步縮短寫操作的周期時(shí)間tRC。由于增大了預(yù)定時(shí)間內(nèi)的對(duì)存儲(chǔ)單元MC的平均存取次數(shù)，從而提高了數(shù)據(jù)傳輸速率。此外，由于不需要給位線BL與/BL頻繁地充電與預(yù)充電，就可減少這類操作時(shí)的功率消耗。
圖10表明本發(fā)明的半導(dǎo)體存儲(chǔ)器第三實(shí)施例的基本部件。在此實(shí)施例中，與第一實(shí)施例中元件相同的元件附以相同的標(biāo)號(hào)而略去其說(shuō)明。
此第三實(shí)施例的特征在于采用了單相讀數(shù)據(jù)總線RDB。這就是說(shuō)，互補(bǔ)的寫數(shù)據(jù)總線WDB與/WDB以及單相讀數(shù)據(jù)總線RDB被連接到位線BL與/BL之上。其他的結(jié)構(gòu)部件則與所述第一實(shí)施例中的相同。
按照與所述第一實(shí)施例的相同方式(圖3)。這里的寫數(shù)據(jù)總線WDB和/WDB分別通過(guò)開關(guān)信號(hào)WSL控制的各nMOS開關(guān)與位線BL和/BL連接。讀數(shù)據(jù)總線RDB是通過(guò)差分放大器22與位線BL和/BL連接的。
差分放大器22具有電流鏡部、差分輸入部與電源連接部。電流鏡部包括兩個(gè)pMOS。其源極與電源線連接。差分輸入部包括連接到pMOS各漏極上的相應(yīng)的nMOS。電源連接部包括一將差分輸入部與地線相連的nMOS。位線BL與/BL連接到差分輸入部上。讀數(shù)據(jù)總線RDB連接到柵極與位線/BL連接的nMOS的漏極上。電源連接部的nMOS的柵極接收開關(guān)信號(hào)RSL。
當(dāng)開關(guān)信號(hào)RSL是高電平時(shí)，差分放大器22被激活以放大位線BL與/BL間的電壓差(由存儲(chǔ)單元MC讀出的數(shù)據(jù)的電平)并將此放大的電壓差傳送給讀數(shù)據(jù)總線RDB。順便指出，可設(shè)置“非”門以根據(jù)芯片內(nèi)所需讀數(shù)據(jù)幅度的大小來(lái)接收數(shù)據(jù)。
本實(shí)施例也可提供與所述第一實(shí)施例相同或類似的效應(yīng)。此外，由于本實(shí)施例采用了單相讀數(shù)據(jù)總線RDB，可以減少數(shù)據(jù)總線數(shù)。也就是說(shuō)，可以減小數(shù)據(jù)總線的版圖區(qū)域。
圖11示明本發(fā)明的半導(dǎo)體存儲(chǔ)器的第四實(shí)施例。在此實(shí)施例中，與第一實(shí)施例中對(duì)應(yīng)的部件用相同的標(biāo)號(hào)指明而略去其詳細(xì)說(shuō)明。
此第四實(shí)施例的特征在于采用了單相寫數(shù)據(jù)總線WDB。這就是說(shuō)，互補(bǔ)讀數(shù)據(jù)總線RDB與/RDB是同單相寫數(shù)據(jù)總線WDB連接到位線BL與/BL之上的。其他結(jié)構(gòu)部件則與所述第一實(shí)施例的相同。
讀數(shù)據(jù)總線RDB和/RDB分別通過(guò)依第一實(shí)施例(圖3)相同方式由開關(guān)信號(hào)RSL所控制的相應(yīng)nMOS開關(guān)與位線BL和/BL連接。寫數(shù)據(jù)總線WDB則通過(guò)輸入/輸出電路24連接到位線BL與/BL上。
輸入/輸出電路24具有閂鎖電路與CMOS傳輸門。此閂鎖電路包括兩個(gè)“非”門，其輸入端與輸出端是相互連接的。所述CMOS傳輸門使位線BL與閂鎖電路連接同時(shí)使位線/BL與閂鎖電路連接，并且使此閂鎖電路的輸出端(電平與位線BL電平相同的節(jié)點(diǎn))與寫數(shù)據(jù)總線WDB連接。
在寫操作中，開關(guān)信號(hào)WSL與/WSL分別改變到高電平與低電平，接通CMOS傳輸門。然后寫數(shù)據(jù)從外部通過(guò)單相寫數(shù)據(jù)總線WDB與位線BL(或/BL)寫入存儲(chǔ)單元MC。
本實(shí)施例可以提供與所述第一和第三實(shí)施例相同或相似的效應(yīng)。
圖12示明本發(fā)明的半導(dǎo)體存儲(chǔ)器的第五實(shí)施例。在此實(shí)施例中，與第一實(shí)施例的器件對(duì)應(yīng)地相同的器件以相同的標(biāo)號(hào)指明而略去其詳細(xì)說(shuō)明。
此第五實(shí)施例的特征在于有用來(lái)將讀數(shù)據(jù)總線RDB與/RDB連接到位線/BL與BL上的電路。具體地說(shuō)，將讀數(shù)據(jù)總線RDB與/RDB分別連接到位線BL與/BL上的nMOS，其各自的柵極與位線/BL和BL連接，而這些nMOS各自的源極與漏極之一則同讀數(shù)據(jù)總線RDB和/RDB連接，而其另一個(gè)則與開關(guān)信號(hào)/RSL連接。按所述方式應(yīng)用位線BL與/BL的電勢(shì)來(lái)控制nMOS柵極的方法稱作“直接讀出”法，其他結(jié)構(gòu)部件則與前面第一實(shí)施例中的相同。
根據(jù)這種“直接讀出法”，位線BL與/BL并非直接與讀數(shù)據(jù)總線/RDB和RDB連接。因此，即使在來(lái)自存儲(chǔ)單元MC中的讀數(shù)據(jù)已完全放大之前，位線上的數(shù)據(jù)也不會(huì)被破壞而可以合適地執(zhí)行讀操作。于是這種“直接讀出法”適用于高速操作。
本實(shí)施例可以提供與所述第一和第三實(shí)施例相同或相似的效果。也即此半導(dǎo)體存儲(chǔ)器采用直接讀出法時(shí)也能提供相同或相似的效果。
圖13示明本發(fā)明第六實(shí)施例的半導(dǎo)體存儲(chǔ)器的主要部件，在此實(shí)施例中，與第一實(shí)施例中對(duì)應(yīng)相同的部件用相同的標(biāo)號(hào)指明而略去其詳細(xì)說(shuō)明。
此第六實(shí)施例的特征在于這些讀出放大器各為多個(gè)存儲(chǔ)單元陣列MA共享。其他的結(jié)構(gòu)部件與所述第一實(shí)施例中的相同。如圖13所示，存儲(chǔ)單元陣列MA的位線BL與/BL是通過(guò)隔離信號(hào)IS00與IS01控制的隔離開關(guān)(nMOS)而與讀出放大器SA連接的。
與圖13左側(cè)上存儲(chǔ)單元陣列MA相關(guān)的隔離開關(guān)由隔離信號(hào)IS00控制，而與此圖左側(cè)上存儲(chǔ)單元陣列MA相關(guān)的隔離開關(guān)則由隔離信號(hào)IS01控制、這些隔離開關(guān)連接進(jìn)行讀或?qū)懖僮鞯拇鎯?chǔ)單元MA到讀出放大器SA上。
本實(shí)施例也可提供與所述第一實(shí)施例相同或相似的效果。
上面通過(guò)將本發(fā)明用于DRAM之上的舉例方式描述了幾個(gè)實(shí)施例，但本發(fā)明并不局限于這些實(shí)施例。例如本發(fā)明也可用于時(shí)鐘同步型的SDRAM或SRAM。此外，本發(fā)明還可用于系統(tǒng)LSI中所用的DRAM芯，在此情形下可以減少DRAM芯每單位輸入/輸出數(shù)據(jù)量(數(shù)據(jù)傳輸單位量)的功率消耗。
以上各實(shí)施例是以本發(fā)明應(yīng)用于具有四個(gè)存儲(chǔ)體的DRAM為例進(jìn)行說(shuō)明的，但本發(fā)明并不局限于這些實(shí)施例。例如本發(fā)明也可用于其中未形成存儲(chǔ)體的DRAM。
以上各實(shí)施例是相對(duì)于塊BK形成為使各個(gè)塊BK具有512個(gè)讀出放大器SA為例進(jìn)行說(shuō)明的，但本發(fā)明不局限于這些實(shí)施例。例如本發(fā)明也可用于其中所形成的各個(gè)塊BK具有256或1024個(gè)讀出放大器SA的結(jié)構(gòu)。塊BK的大小可依據(jù)擬同時(shí)輸入/輸出的數(shù)據(jù)位數(shù)設(shè)定。
以上各實(shí)施例是相對(duì)于所有地址信號(hào)同時(shí)輸入為例進(jìn)行說(shuō)明的，但本發(fā)明不局限于這些實(shí)施例。例如本發(fā)明也可用于其中地址信號(hào)是按時(shí)分接收的結(jié)構(gòu)中，此時(shí)可以進(jìn)一步減少地址信號(hào)端子數(shù)。
所述各實(shí)施例是相對(duì)于其中作為數(shù)據(jù)總線形成了用于傳送讀數(shù)據(jù)的讀數(shù)據(jù)總線RDB和用于傳送寫數(shù)據(jù)的寫數(shù)據(jù)總線WDB的例子進(jìn)行說(shuō)明的，但本發(fā)明并不局限于這樣的實(shí)施例。例如本發(fā)明可以應(yīng)用于其中的數(shù)據(jù)總線是用于輸入與輸出兩方面的總線(輸入-輸出共有總線)的結(jié)構(gòu)。
所述第三和第四實(shí)施例分別是相對(duì)于讀和寫數(shù)據(jù)總線RDB和WDB為單相的例子進(jìn)行說(shuō)明的，但本發(fā)明并不局限于這樣的實(shí)施例。例如本發(fā)明也可用于其中讀與寫數(shù)據(jù)總線RDB和WDB兩者都單相的情形，此時(shí)可以進(jìn)一步減小數(shù)據(jù)總線的版圖區(qū)。
本發(fā)明并不局限于所述這些實(shí)施例，在不脫離本發(fā)明的精神與范圍的前提下，本發(fā)明可以有種種改型。對(duì)于所給出的部分或全部的元件都可以作出不同的改進(jìn)。
權(quán)利要求
1.半導(dǎo)體存儲(chǔ)器，它包括多個(gè)存儲(chǔ)單元；分別與所述存儲(chǔ)單元連接用于傳送數(shù)據(jù)的多個(gè)位線；分別與所述位線連接用于放大傳送給所述位線的數(shù)據(jù)的多個(gè)讀出放大器；以及數(shù)據(jù)控制電路，它用于將從所述存儲(chǔ)單元讀出且同時(shí)被這些讀出放大器放大的所有數(shù)據(jù)輸出到存儲(chǔ)器外部，還用于將從外部輸入且同時(shí)被這些讀出放大器放大的所有數(shù)據(jù)寫入所述存儲(chǔ)單元。
2.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中還包括分別對(duì)應(yīng)于用來(lái)相對(duì)于所述外部來(lái)輸入/輸出數(shù)據(jù)的所述位線而形成的多個(gè)數(shù)據(jù)總線。
3.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)總線沿所述位線的布線方向布設(shè)。
4.權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其中形成所述數(shù)據(jù)總線的布線層不同于所述位線的布線層，而所述數(shù)據(jù)總線的布線節(jié)距等于所述位線布線節(jié)距的整數(shù)倍。
5.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)總線包括用于傳送從所述存儲(chǔ)單元讀出的數(shù)據(jù)的讀數(shù)據(jù)總線和用于傳送將被寫入所述存儲(chǔ)單元內(nèi)的數(shù)據(jù)的寫數(shù)據(jù)總線。
6.權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，其中所述讀數(shù)據(jù)總線與寫數(shù)據(jù)總線中的至少之一由互補(bǔ)的數(shù)據(jù)線對(duì)構(gòu)成。
7.權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器，其中所述讀數(shù)據(jù)總線與寫數(shù)據(jù)總線都是單相的。
8.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)總線是用于傳送從所述存儲(chǔ)單元讀出的數(shù)據(jù)和擬寫入所述存儲(chǔ)單元的數(shù)據(jù)的輸入-輸出共用總線。
9.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中還包括分別用于將所述位線連接到所述數(shù)據(jù)總線上的多個(gè)開關(guān)，而所述這多個(gè)開關(guān)則響應(yīng)所述讀出放大器的激活而同時(shí)接通。
10.權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，其中所述位線是由互補(bǔ)位線對(duì)組成而所述數(shù)據(jù)總線是由與此互補(bǔ)位線對(duì)對(duì)應(yīng)的互補(bǔ)數(shù)據(jù)線對(duì)組成。
11.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中還包括用于將所述存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)分別連接到所述位線上的字線，而所述數(shù)據(jù)控制電路則將擬寫入所述存儲(chǔ)單元內(nèi)的數(shù)據(jù)傳送給所述位線，此傳送是在寫操作中于選擇所述字線之前進(jìn)行的。
12.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)控制電路將擬寫入所述存儲(chǔ)單元內(nèi)的數(shù)據(jù)傳送給所述位線，而此傳送是在寫操作中于所述讀出放大器放大這些存儲(chǔ)單元中保持的數(shù)據(jù)之前進(jìn)行的。
13.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中用于選擇所述存儲(chǔ)單元的地址信號(hào)是從外部同時(shí)提供的。
14.權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)器，其中還包括用來(lái)將所述存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)分別與所述位線連接的字線，而所述字線則是用所有所述地址信號(hào)選擇的。
15.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中還包括用于將所述位線復(fù)位到預(yù)定電壓的預(yù)充電控制電路，在寫操作中，所述預(yù)充電控制電路在數(shù)據(jù)寫入所述存儲(chǔ)單元之前禁用。
16.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中還包括多個(gè)可獨(dú)立操作且各包括有所述存儲(chǔ)單元、所述位線與所述讀出放大器的存儲(chǔ)體。
17.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中還包括用于將所述存儲(chǔ)單元的存儲(chǔ)節(jié)點(diǎn)分別連接到所述位線上的字線，而所述字線是由主字線與副字線構(gòu)成。
18.權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)控制電路將同時(shí)為所述讀出放大器放大的所有數(shù)據(jù)依時(shí)分方式輸出到外部，還將依時(shí)分方式從外部輸入且同時(shí)地為所述讀出放大器放大的所有數(shù)據(jù)寫入這些存儲(chǔ)單元內(nèi)。
19.權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器，其中所述數(shù)據(jù)總線是應(yīng)用與所述位線的布線層不同的布線層形成，而所述數(shù)據(jù)總線的總數(shù)等于各由兩條所述位線組成的位線對(duì)數(shù)的整數(shù)倍。
全文摘要
于讀操作中將位線上的數(shù)據(jù)放大并輸出到存儲(chǔ)器外部，數(shù)據(jù)控制電路將從存儲(chǔ)單元讀出的所有數(shù)據(jù)輸出到位線上并由讀出放大器同時(shí)地放大。在寫操作中將從外部供給位線的數(shù)據(jù)放大而寫入存儲(chǔ)單元內(nèi)，數(shù)據(jù)控制電路將外部輸入并為讀出放大器同時(shí)放大的所有數(shù)據(jù)寫入存儲(chǔ)單元內(nèi)。由于為讀出放大器同時(shí)放大的所有數(shù)據(jù)都相對(duì)外部輸入/輸出，故可提高輸入/輸出數(shù)據(jù)的傳輸速率和能減少每單位傳輸數(shù)據(jù)量的功率消耗。
文檔編號(hào)G11C11/401GK1396600SQ02106179
公開日2003年2月12日 申請(qǐng)日期2002年4月8日 優(yōu)先權(quán)日2001年7月9日
發(fā)明者北本綾子, 松宮正人 申請(qǐng)人:富士通株式會(huì)社