專利名稱：用于對(duì)多位電荷俘獲存儲(chǔ)單元陣列編程的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于對(duì)多位電荷俘獲存儲(chǔ)單元的存儲(chǔ)單元陣列進(jìn)行編程的方法，這些存儲(chǔ)單元陣列通過在溝道區(qū)的任一端注入熱空穴來編程。
背景技術(shù)：
具有電荷俘獲層的存儲(chǔ)器件(尤其是包括氧化物-氮化物-氧化物層序列作為存儲(chǔ)介質(zhì)的SONOS存儲(chǔ)單元)通常通過溝道熱電子注入來編程。美國專利No.5,768,192和美國專利No.6,011,725公開了特殊類型的所謂的NROM單元的電荷俘獲存儲(chǔ)單元，該電荷俘獲存儲(chǔ)單元可被用于在相應(yīng)柵極邊緣之下的源極處和漏極處都存儲(chǔ)信息位，這兩個(gè)專利在此均被引入作為參考。已編程單元以逆向模式來讀取，以便實(shí)現(xiàn)充分的兩位分離。通過熱空穴注入來執(zhí)行擦除。每個(gè)單元在編程期間隨著晶體管被完全驅(qū)動(dòng)的電流消耗是大約100μA。電荷向著中間溝道區(qū)的增加大大減少了可能的編程循環(huán)的數(shù)目。因此，由于在重新編程過程期間中間溝道區(qū)中增加的電荷量不能被完全中和，所以不可能將單元縮減到亞100nm工藝。由此，存儲(chǔ)單元的性能將隨著編程循環(huán)數(shù)目的增加而退化。
美國專利申請(qǐng)公開文獻(xiàn)No.2003/0185055 A1和C.C.Yeh等人的相應(yīng)文章“PHINESA Novel Low Power Program/Erase，Small Pitch，2-Bit per Cell Flash Memory”(2002年，IEEE)公開了具有電子俘獲擦除狀態(tài)的非易失性半導(dǎo)體存儲(chǔ)單元，該非易失性半導(dǎo)體存儲(chǔ)單元被操作為快閃存儲(chǔ)器并能夠存儲(chǔ)兩位，這些文獻(xiàn)在此均被引入作為參考。通過電子從任一溝道或柵電極富雷-諾特海姆式(Fowler-Nordheim)隧穿到常規(guī)電荷俘獲層序列(例如ONO層序列)的存儲(chǔ)層中來進(jìn)行擦除。在對(duì)該存儲(chǔ)器進(jìn)行編程時(shí)，電空穴被注入非導(dǎo)電電荷俘獲層中。熱空穴注入可以在源極和漏極處被誘發(fā)，這意味著在溝道的兩端處均誘發(fā)熱空穴注入。這種工作方法避免了高編程電流。
在通過字線和位線尋址的虛接地的存儲(chǔ)單元陣列中，通過將較低和較高編程電壓施加到被連接到將要被編程的存儲(chǔ)單元的源/漏區(qū)的兩條位線來執(zhí)行通過熱空穴注入對(duì)單獨(dú)的單元進(jìn)行編程。通過所施加的源/漏電壓的方向來選擇已編程的位在源/漏區(qū)之一附近的溝道區(qū)的任一端的位置。一般是大約-7V的負(fù)電壓被施加到將要被編程的單元晶體管的柵電極。由于字線沿一行存儲(chǔ)單元連接所有柵電極，因此該負(fù)電壓也存在于相同行的相鄰單元晶體管的柵電極處，將要被編程的單元晶體管位于該相同行中。該陣列內(nèi)的所有其它柵電極處于0V(“接地”)。編程電壓一般是例如0V和+4V。
通過在將要被編程的存儲(chǔ)單元的源/漏區(qū)施加該電勢(shì)差，熱空穴的注入在漏極發(fā)生，該漏極被連接到4V的高編程電壓。如果在同一行存儲(chǔ)單元中的鄰近的存儲(chǔ)單元的另一端處的源/漏區(qū)處于0V，則該鄰近的存儲(chǔ)單元晶體管的源/漏電壓也足以編程該晶體管，這不是預(yù)期的。因此，對(duì)該相鄰源/漏區(qū)施加所謂的抑制電壓(inhibit voltage)，以便將該晶體管的源/漏電壓降低到足夠低以保證在相鄰存儲(chǔ)單元中不發(fā)生編程的值，所謂的抑制電壓一般可以是例如+2V。因?yàn)榫幊绦枰?漏電壓的最小值，所以這是可能的，注入機(jī)制的效率強(qiáng)烈地取決于該源/漏電壓的最小值。所有其它位線可以處于0V，以便不被編程的所有存儲(chǔ)晶體管的源/漏電壓一般是0V或2V，并且這些存儲(chǔ)單元不被編程。編程過程開始于向相鄰位線施加抑制電壓，然后向被連接到將要被編程的存儲(chǔ)單元的位線施加編程電壓。其它位線的電壓的精確值對(duì)于編程過程并不重要，以致那些位線的電壓可以在一定范圍內(nèi)變化。然而，必需的是僅向通過相同字線進(jìn)行尋址的該行存儲(chǔ)單元的存儲(chǔ)單元之一施加編程電壓。
具有虛接地體系結(jié)構(gòu)的存儲(chǔ)器產(chǎn)品通常包括通過特別布置的選擇晶體管被連接到位線組的主位線。沿這些行彼此接連的位線交替地被連接到不同的主位線，以便不同編程電壓可以通過選擇晶體管被施加到鄰近的位線。在典型的陣列裝置中，被連接到相同主位線的位線組例如各包括四條或八條位線。多路電路被布置來切換選擇晶體管，以便僅僅一條位線可以同時(shí)被連接到主位線之一。將抑制電壓和編程電壓順序施加到不同位線需要明顯更復(fù)雜的切換電路。這是這種包括通過熱空穴注入來編程的電荷俘獲存儲(chǔ)單元的存儲(chǔ)器體系結(jié)構(gòu)的缺點(diǎn)。

發(fā)明內(nèi)容
在一個(gè)方面中，本發(fā)明提供一種用于通過熱空穴注入對(duì)多位電荷俘獲存儲(chǔ)單元陣列進(jìn)行編程的方法，這種方法適于基本上可利用普通尋址電路來執(zhí)行的虛接地體系結(jié)構(gòu)。
在另一方面中，該方法避免設(shè)置附加的抑制電壓源。
這種用于對(duì)多位、電荷俘獲存儲(chǔ)單元陣列進(jìn)行編程的方法包括通過下述來執(zhí)行的步驟連續(xù)切換位線中的選擇晶體管和主位線中的另外的選擇晶體管，以便適當(dāng)?shù)囊种齐妷航舆B至少被施加到并沒有連接將要被編程的存儲(chǔ)單元的源/漏區(qū)的每條位線，以及將較低和較高的編程電壓施加到被連接到將要被編程的存儲(chǔ)單元的源/漏區(qū)的位線。
在該方法的變型中，通過下述來執(zhí)行編程步驟切換選擇晶體管和另外的選擇晶體管，以便將較低和較高的編程電壓各施加到所選的多條位線，切換選擇晶體管以同時(shí)連接多條位線，然后將較低和較高的編程電壓施加到被連接到將要被編程的存儲(chǔ)單元的源/漏區(qū)的位線。如此，在實(shí)際編程步驟之前，實(shí)現(xiàn)位線的短路，由此預(yù)充電的電平被混合，以便產(chǎn)生中間電壓，該中間電壓適于位于適合抑制電壓的范圍內(nèi)。
根據(jù)以下附圖的簡(jiǎn)要描述、詳細(xì)描述和所附權(quán)利要求以及附圖，本發(fā)明的這些和其它特征及優(yōu)點(diǎn)將變得顯而易見。


為了更完整地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在參考以下結(jié)合附圖的描述，其中圖1示出包括位線和主位線的存儲(chǔ)單元陣列的部分的電路圖；圖2示出可用于本發(fā)明的方法的切換電路的電路圖；圖3示出在編程過程期間被施加到連接的電壓的圖；圖4示出針對(duì)該方法的替換變型的根據(jù)圖1的電路圖的部分；圖5示出針對(duì)根據(jù)圖4的實(shí)施例的、根據(jù)圖2的切換電路的電路圖；以及圖6示出針對(duì)圖4和圖5的實(shí)施例的切換信號(hào)的圖。
下面的參考符號(hào)的列表可以結(jié)合附圖來使用AS附加信號(hào)VIN抑制電壓BLn位線 VPRGH較高編程電壓BLSn選擇晶體管VPRGL較低編程電壓CA0第一信號(hào) WLn字線
CA1第二信號(hào)具體實(shí)施方式
下面將詳細(xì)討論目前優(yōu)選的實(shí)施例的構(gòu)造和使用。然而，應(yīng)當(dāng)認(rèn)識(shí)到，本發(fā)明提供了多個(gè)可應(yīng)用的發(fā)明概念，這些概念被實(shí)施在多種特定環(huán)境中。所討論的特定實(shí)施例僅僅解釋構(gòu)成和使用本發(fā)明的特定方式，并沒有限制本發(fā)明的范圍。
圖1示出虛接地體系結(jié)構(gòu)的電荷俘獲存儲(chǔ)單元陣列的電路圖。將要被描述的工作方法尤其適于通過熱空穴注入來進(jìn)行編程。存儲(chǔ)單元被布置成行和列，以及溝道沿所述行串聯(lián)連接。兩個(gè)鄰近存儲(chǔ)單元所共有的源/漏區(qū)沿所述列被連接到相同位線。柵電極沿所述行被連接到字線。該圖示出從WL0到WL(N)編號(hào)的字線。該部分示出兩個(gè)完整的位線組，一個(gè)位線組包括位線BL0、BL2、BL4、和BL6，這些位線BL0、BL2、BL4、和BL6通過選擇晶體管BLS0、BLS2、BLS4、和BLS6被連接到主位線MBL0。另一部分包括位線BL1、BL3、BL5、和BL7，這些位線BL1、BL3、BL5、和BL7通過選擇晶體管BLS1、BLS3、BLS5、和BLS7被連接到主位線MBL1。圖1的右手側(cè)上的下一位線BL8和附屬的選擇晶體管BLS0表明該裝置是所示部分以及交替連接到主位線的組中的位線的子部分的周期性重復(fù)。
在圖1的底部，以圖解方式插入了電壓源。設(shè)置另外的選擇晶體管INH(抑制)、PRGL(編程低)、和PRGH(編程高)，以便抑制電壓VINH(在該實(shí)例中為2V)、較低編程電壓VPRGL(在該實(shí)例中為0V)、和較高編程電壓VPRGH(在該實(shí)例中為4V)可被施加到該組的位線BL1、BL3、BL5、和BL7中的任一條位線。相應(yīng)的另外的選擇晶體管也被布置在另一主位線MBL0中，但在該圖中未示出。切換電路可以是常規(guī)多路電路，由此選擇晶體管交替地切換導(dǎo)通，以便在編程過程期間總是只有一條位線被耦合到相關(guān)主位線。
編程過程開始于向至少屬于這兩個(gè)位線組的每條位線施加抑制電壓，這兩個(gè)位線組包含耦合將要被編程的存儲(chǔ)單元的位線。抑制電壓還可以被施加到相鄰位線組的位線或者甚至施加到存儲(chǔ)單元陣列內(nèi)的每條位線。這種本發(fā)明方法的第一變型的一個(gè)特征在于，抑制電壓的施加并沒有被限制在將要被編程的存儲(chǔ)單元的位置。因此，不必選擇與耦合將要被編程的位的位置處的源/漏區(qū)的位線鄰近的位線，以便將抑制電壓專門施加到所選位線。相反，將多條位線預(yù)充電到抑制電壓，以便接著必須只有選擇連接將要被編程的存儲(chǔ)單元的位線。這隨后通過原則上等同于存儲(chǔ)單元在虛接地單元陣列的編程期間的普通尋址的過程來進(jìn)行。
結(jié)合該工作模式，所施加的編程電壓被選擇來在漏極附近的電荷俘獲層中產(chǎn)生熱空穴注入。所施加的編程電壓的方向可以根據(jù)必須被編程的位的位置來選擇，而對(duì)于抑制電壓的存在沒有任何限制，因?yàn)樗邢噜徫痪€已經(jīng)被設(shè)置成抑制電壓。由此，除了在隨后的步驟中通過另外的選擇晶體管將抑制電壓施加到所述多條位線的設(shè)施之外，這種操作存儲(chǔ)單元陣列的方法不需要附加的切換電路，所述多條位線可以或者不可以包括通向?qū)⒁痪幊痰拇鎯?chǔ)單元的兩條位線。
圖2示出切換電路的圖，通過該切換電路，位線BL0、BL2、BL4、和BL6可以分別經(jīng)由選擇晶體管BLS0、BLS2、BLS4、和BLS6交替地被連接到公共主位線MBL0。圖2中所示的圖僅是適于該目的的切換電路的一個(gè)實(shí)例。每個(gè)選擇晶體管設(shè)有具有兩個(gè)輸入的“與”單元，這兩個(gè)輸入直接或者通過反相器被連接到第一信號(hào)CA0的源極和第二信號(hào)CA1的源極。從圖2的圖示中可以直接看出，兩條信號(hào)線上的信號(hào)的四種可能的組合致使輸出信號(hào)的四種不同的組合，這些輸出信號(hào)被施加到選擇晶體管的柵電極，以在所有情況下精確地切換這些選擇晶體管中的一個(gè)導(dǎo)通。由此，這種裝置使得位線能夠被預(yù)充電到抑制電壓，以便可以在無須冒險(xiǎn)另一位在錯(cuò)誤的存儲(chǔ)地點(diǎn)被編程的情況下執(zhí)行編程。
圖3示出被施加到各種輸入的電壓的時(shí)序圖。該圖示通過垂直虛線被分成多個(gè)時(shí)間間隔。第一水平線示出抑制電壓周期性地相繼施加到選擇晶體管BLS0、BLS2、BLS4、和BLS6或者施加到這些選擇晶體管BLS0、BLS2、BLS4、和BLS6的屬于主位線MBL1的對(duì)應(yīng)部分。相應(yīng)位線上的以前未定義的電壓由陰影來表示。在預(yù)充電步驟之后，較高編程電壓VPRGH和較低編程電壓VPRGL被施加到位線(在該實(shí)例中為BL1和BL2)，這些位線連接將要被編程的存儲(chǔ)單元的源/漏區(qū)。圖3的圖底部處的兩個(gè)有陰影線的區(qū)域表示位線BL1和BL2上的電壓可以在預(yù)充電步驟中保持未定義，因?yàn)檫@些位線不必被設(shè)置為抑制電壓。
圖4示出針對(duì)該方法的另一變型的電連接，該變型并不需要獨(dú)立的電壓源來提供抑制電壓。圖4中示出的電路部分對(duì)應(yīng)于圖1的電路圖的較低部分，唯一的差別是省去了抑制電壓源。代替用抑制電壓給所有位線充電，這些位線部分被充電到較低編程電壓以及部分被充電到較高編程電壓。這可以例如交替完成，以便這些位線隨后按照其物理順序被連接到兩個(gè)編程電壓之一。這意味著，之后，一半位線處于較低編程電壓而另一半位線處于較高編程電壓。然后，所有選擇晶體管同時(shí)切換導(dǎo)通，以便短路這些位線。這導(dǎo)致不同電壓的均衡化，再現(xiàn)處于大約抑制電壓電平處的中間電壓。這產(chǎn)生與通過施加特別設(shè)置的抑制電壓來獨(dú)立地且單獨(dú)地給位線進(jìn)行預(yù)充電相同的效應(yīng)。
圖5示出相應(yīng)的電路圖，該電路圖類似于圖2的圖示，但是進(jìn)一步包括在“與”部件和選擇晶體管的柵電極之間的“或”部件。這些“或”部件通過附加信號(hào)AS來切換，通過該附加信號(hào)AS，所有屬于相同主位線的選擇晶體管可以被同時(shí)切換導(dǎo)通。
圖6示出針對(duì)利用附加信號(hào)AS的這種變型的根據(jù)圖3的圖示的電壓電平的圖示。在附加信號(hào)AS之前交替施加信號(hào)CA0和CA1，通過附加信號(hào)AS將屬于相同主位線的位線短路。在圖6中所示的實(shí)例中，交替施加高和低編程電壓，但是還可能首先將大約一半位線充電到高電壓，然后將另一半位線充電到低電壓，或者反之亦然，即首先將大約一半位線充電到低電壓，然后將另一半位線充電到高電壓。屬于被充電到高或低電勢(shì)的各多條位線的位線的數(shù)目可以在一定范圍內(nèi)變化，但是所得到的中壓被布置成具有為合適的抑制電壓的值。由此，如果源/漏電壓等于編程電壓之一與中間抑制電壓的差，則不會(huì)發(fā)生不期望的編程。
在另一替換實(shí)施例中，圖5的電路可以代替圖2的電路與圖1的實(shí)施例一起使用。在這種情況下，附加信號(hào)AS(圖5)可以與抑制信號(hào)INH(圖1)同時(shí)被激活。此時(shí)，被耦合到主位線(例如MBL1)的所有位線(例如BL1、BL3、BL5和BL7)同時(shí)被預(yù)充電。然后預(yù)編程繼續(xù)選擇所需的存儲(chǔ)單元以及施加編程電壓VPRGH和VPRGL，如圖3的下面六條線所示。
盡管已經(jīng)詳細(xì)描述了本發(fā)明及其優(yōu)點(diǎn)，但是應(yīng)當(dāng)理解，在不脫離如由所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下可在此進(jìn)行各種改變、替換和變動(dòng)。
另外，本申請(qǐng)的范圍并不意圖被限于說明書中所描述的過程、機(jī)器、制造、物質(zhì)成分、裝置、方法和步驟的特定實(shí)施例。由于本領(lǐng)域普通技術(shù)人員之一將從本發(fā)明的公開內(nèi)容中容易地認(rèn)識(shí)到，可以根據(jù)本發(fā)明利用現(xiàn)有的或者以后將要開發(fā)的過程、機(jī)器、制造、物質(zhì)成分、裝置、方法、或步驟，這些過程、機(jī)器、制造、物質(zhì)成分、裝置、方法、或步驟基本上執(zhí)行與在此所描述的相應(yīng)實(shí)施例相同的功能或者基本上獲得與所述相應(yīng)實(shí)施例相同的結(jié)果。因此，所附權(quán)利要求旨在在其范圍內(nèi)包括這樣的過程、機(jī)器、制造、物質(zhì)成分、裝置、方法、或步驟。
權(quán)利要求
1.一種對(duì)多位電荷俘獲存儲(chǔ)單元陣列中的存儲(chǔ)單元進(jìn)行編程的方法，該方法包括設(shè)置被布置成行和列的電荷俘獲存儲(chǔ)單元的陣列，該陣列包括沿所述列的方向延伸的多條位線，每個(gè)存儲(chǔ)單元具有被耦合到所述位線之一的第一源極/漏極和被耦合到所述位線中的鄰近的位線的第二源極/漏極，以致位于存儲(chǔ)單元的兩個(gè)鄰近列之間的每個(gè)源/漏區(qū)通過位線被耦合，這些位線被布置成位線組，每一組包括接連被布置在一部分內(nèi)的每隔一條位線；將抑制電壓施加到該部分中沒有被耦合到將要被編程的存儲(chǔ)單元的至少每條位線；以及在施加抑制電壓之后，將較低編程電壓施加到將要被編程的存儲(chǔ)單元的第一源漏區(qū)以及將較高編程電壓施加到將要被編程的存儲(chǔ)單元。
2.根據(jù)權(quán)利要求1所述的方法，其中，施加所述抑制電壓包括將該抑制電壓接連地施加到所述部分中沒有被耦合到將要被編程的存儲(chǔ)單元的每條位線。
3.根據(jù)權(quán)利要求2所述的方法，其中，施加所述抑制電壓進(jìn)一步包括將該抑制電壓施加到被耦合到將要被編程的存儲(chǔ)單元的位線。
4.根據(jù)權(quán)利要求1所述的方法，其中，施加所述抑制電壓包括將該抑制電壓同時(shí)施加到所述部分中沒有被耦合到將要被編程的存儲(chǔ)單元的每條位線。
5.根據(jù)權(quán)利要求4所述的方法，其中，施加所述抑制電壓進(jìn)一步包括將該抑制電壓施加到被耦合到將要被編程的存儲(chǔ)單元的位線。
6.根據(jù)權(quán)利要求4所述的方法，其中，施加所述抑制電壓包括將所述高編程電壓施加到?jīng)]有被耦合到將要被編程的存儲(chǔ)單元的位線中的一些位線；將所述低編程電壓施加到?jīng)]有被耦合到將要被編程的存儲(chǔ)單元的位線中的其它位線；以及使所述部分中的每條位線互相耦合。
7.根據(jù)權(quán)利要求6所述的方法，其中，將所述高編程電壓施加到位線中的一些位線包括將該高編程電壓施加到?jīng)]有被耦合到將要被編程的存儲(chǔ)單元的位線中的每隔一條位線，并且其中，將所述低編程電壓施加到位線中的其它位線包括將該低編程電壓施加到?jīng)]有被耦合到將要被編程的存儲(chǔ)單元的位線中的剩余位線。
8.根據(jù)權(quán)利要求7所述的方法，其中，施加所述抑制電壓進(jìn)一步包括將該抑制電壓施加到被耦合到將要被編程的存儲(chǔ)單元的位線。
9.根據(jù)權(quán)利要求1所述的方法，其中，施加所述抑制電壓包括施加為高編程電壓和低編程電壓之間的大約一半大小的抑制電壓。
10.一種用于對(duì)多位電荷俘獲存儲(chǔ)單元陣列進(jìn)行編程的方法，其包括設(shè)置電荷俘獲存儲(chǔ)單元陣列，該陣列包括被布置成行和列的多個(gè)電荷俘獲存儲(chǔ)單元；每個(gè)存儲(chǔ)單元包括源/漏區(qū)和柵電極之間的溝道區(qū)；相同列的存儲(chǔ)單元的每個(gè)所述溝道區(qū)通過所述源/漏區(qū)串聯(lián)耦合；相同行的存儲(chǔ)單元的每個(gè)所述柵電極通過字線被耦合；位于所述存儲(chǔ)單元的兩個(gè)鄰近列之間的每個(gè)所述源/漏區(qū)通過位線被耦合；所述陣列被再分成多個(gè)部分，每個(gè)所述部分包括多條相鄰位線；所述位線被布置成位線組，每個(gè)所述組包括接連被布置在所述部分之一內(nèi)的每隔一條位線；主位線和選擇晶體管以這樣的形式被布置，使得所述組之一的每條位線通過所述選擇晶體管中的相應(yīng)選擇晶體管被耦合到屬于所述組的相同主位線；切換電路，該切換電路單獨(dú)地被耦合到所述選擇晶體管并被耦合到所述組之一的每條位線直到被耦合到該組的主位線；以及另外的選擇晶體管，其以這樣的形式被布置，使得所述主位線反復(fù)不定地被耦合到較低編程電壓、較高編程電壓、或抑制電壓中的一個(gè)電壓；切換所述選擇晶體管和所述另外的選擇晶體管，以便所述抑制電壓接連地被施加到所述位線中的多條位線；以及將所述較低編程電壓和所述較高編程電壓施加到被連接到將要被編程的存儲(chǔ)單元的所述源/漏區(qū)的位線。
11.根據(jù)權(quán)利要求10所述的方法，其中，所述抑制電壓也被施加到被耦合到將要被編程的存儲(chǔ)單元的所述源/漏區(qū)的位線。
12.一種用于對(duì)多位電荷俘獲存儲(chǔ)單元陣列進(jìn)行編程的方法，該方法包括設(shè)置電荷俘獲存儲(chǔ)陣列，該陣列包括被布置成行和列的多個(gè)電荷俘獲存儲(chǔ)單元，每個(gè)存儲(chǔ)單元包括源/漏區(qū)和柵電極之間的溝道區(qū)，相同行的存儲(chǔ)單元的每個(gè)所述溝道區(qū)通過所述源/漏區(qū)串聯(lián)耦合；相同行的存儲(chǔ)單元的各多個(gè)所述柵電極通過字線被耦合；位于所述存儲(chǔ)單元的兩個(gè)鄰近列之間的各多個(gè)所述源/漏區(qū)通過位線被耦合；所述陣列被再分成多個(gè)部分，每個(gè)所述部分包括多條相鄰位線；所述位線被布置成位線組，每個(gè)所述組包括接連被布置在所述部分之一內(nèi)的每隔一條位線；主位線和選擇晶體管，所述主位線和選擇晶體管以這樣的形式來布置，使得所述組之一的每條位線通過所述選擇晶體管之一被耦合到屬于所述組的相同主位線；切換所述選擇晶體管以及將所述組之一的每條位線耦合到該組的主位線的電路；切換所述選擇晶體管以及同時(shí)耦合所述組的所述位線的另外的電路；以及另外的選擇晶體管，所述另外的選擇晶體管以這樣的形式來布置，以致所述主位線反復(fù)不定地被連接到較低編程電壓和較高編程電壓中的一個(gè)電壓；切換所述選擇晶體管和所述另外的選擇晶體管，以便所述較低編程電壓被施加到第一多條所述位線以及所述較高編程電壓被施加到第二多條所述位線；同時(shí)切換被耦合到所述組的所述位線的所述選擇晶體管，由此產(chǎn)生具有在所述較低編程電壓和所述較高編程電壓之間的值的電壓；以及然后將所述較低編程電壓和所述較高編程電壓施加到被連接到將要被編程的存儲(chǔ)單元的所述源/漏區(qū)的位線。
13.根據(jù)權(quán)利要求12所述的方法，其中，每個(gè)所述位線組包括偶數(shù)條位線，并且其中，所述第一多條所述位線和所述第二多條所述位線各包括每個(gè)所述組的一半數(shù)目的所述位線。
14.根據(jù)權(quán)利要求12所述的方法，其中，所述第一多條所述位線和所述第二多條所述位線各包括每個(gè)所述組的至少四分之一數(shù)目的所述位線。
15.根據(jù)權(quán)利要求12所述的方法，其中，每個(gè)所述位線組包括偶數(shù)條位線，并且其中，切換所述選擇晶體管和所述另外的選擇晶體管以便所述較低編程電壓被施加到第一多條所述位線以及所述較高編程電壓被施加到第二多條所述位線包括切換所述選擇晶體管和所述另外的選擇晶體管，以便所述較低編程電壓和所述較高編程電壓交替地被施加到所述第一和第二多條所述位線。
16.一種存儲(chǔ)器件，其包括被布置成行和列的非易失性存儲(chǔ)單元的陣列，該陣列包括沿所述列的方向延伸的多條位線，每個(gè)存儲(chǔ)單元具有被耦合到所述位線之一的第一源極/漏極和被耦合到所述位線中的鄰近位線的第二源極/漏極，以致位于存儲(chǔ)單元的兩個(gè)鄰近列之間的每個(gè)源/漏區(qū)通過位線被耦合，這些位線被布置成位線組，每一組包括接連被布置在一部分內(nèi)的每隔一條位線；多個(gè)第一選擇開關(guān)；選擇性地被耦合到第一位線組中的每條位線的第一主位線，每條位線通過多個(gè)第一選擇開關(guān)中的相應(yīng)第一選擇開關(guān)被耦合到該第一主位線；被耦合到該第一選擇開關(guān)的第一選擇電路，該第一選擇電路包括多個(gè)“與”門，每個(gè)“與”門被耦合在至少兩個(gè)尋址信號(hào)和第一選擇開關(guān)之一之間；多個(gè)第二選擇開關(guān)；選擇性地被耦合到第二位線組中的每條位線的第二主位線，每條位線通過多個(gè)第二選擇開關(guān)中的相應(yīng)第二選擇開關(guān)被耦合到第二主位線，其中第一組中的位線包括一部分中的每隔一條位線以及第二組中的位線包括該部分中的剩余位線；被耦合到第二選擇開關(guān)的第二選擇電路，該第二選擇電路包括多個(gè)“與”門，每個(gè)“與”門被耦合在至少兩個(gè)尋址信號(hào)和第二選擇開關(guān)之一之間；選擇性地被耦合到該第一主位線和被耦合到該第二主位線的高編程電壓節(jié)點(diǎn)；以及選擇性地被耦合到該第一主位線和被耦合到該第二主位線的低編程電壓節(jié)點(diǎn)。
17.根據(jù)權(quán)利要求16所述的器件，進(jìn)一步包括選擇性地被耦合到所述第一主位線和被耦合到所述第二主位線的抑制電壓節(jié)點(diǎn)。
18.根據(jù)權(quán)利要求17所述的器件，進(jìn)一步包括用于將所述抑制電壓同時(shí)施加到每條位線的裝置。
19.根據(jù)權(quán)利要求16所述的器件，其中，所述第一選擇電路進(jìn)一步包括被耦合在“與”門和所述第一選擇開關(guān)之間的多個(gè)“或”門，并且其中所述第二選擇電路進(jìn)一步包括被耦合在“與”門和所述第二選擇開關(guān)之間的多個(gè)“或”門。
20.根據(jù)權(quán)利要求16所述的器件，其中，每個(gè)存儲(chǔ)單元包括被放置在較高限制層和較低限制層之間的介電存儲(chǔ)層。
全文摘要
編程電壓被施加到源極和漏極，以便在存儲(chǔ)單元的溝道的一端處產(chǎn)生熱空穴注入。通過將中間抑制電壓施加到鄰近的位線來避免不期望的對(duì)相鄰存儲(chǔ)單元的編程。這通過將所有位線預(yù)充電到抑制電壓來完成，即或者通過接連地將抑制電壓?jiǎn)为?dú)施加到每條位線、或者通過將較高和較低編程電壓都施加到一半位線并然后短路所有位線以產(chǎn)生中間電壓來完成。
文檔編號(hào)G11C16/10GK1892908SQ20061010160
公開日2007年1月10日 申請(qǐng)日期2006年6月30日 優(yōu)先權(quán)日2005年6月30日
發(fā)明者T·勒爾, J·韋勒 申請(qǐng)人:秦蒙達(dá)股份公司