專利名稱：非易失性半導(dǎo)體存儲(chǔ)器及其數(shù)據(jù)編程方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器及其數(shù)據(jù)編程方法。
如大家所熟知，用于NAND型的EEPROM的具有浮柵極的存儲(chǔ)元件MC的結(jié)構(gòu)，如圖28所示。即，在浮柵極F.G.與溝道區(qū)域CA之間形成極薄的柵極絕緣膜GO，薄到可以產(chǎn)生隧道效應(yīng)的程度。并且，通過(guò)將控制柵極CG設(shè)定為0V，使基板Sb為高電壓，使從浮柵極FG向基板Sb發(fā)射電子，于是在一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)。相反，通過(guò)將源極S和漏極D設(shè)定為0V，使控制柵極CG為高電壓，從基板Sb向浮柵極FG注入電子，則在另一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)。將多個(gè)這樣的存儲(chǔ)元MC連接成矩陣，從而形成集成電路的一部分，示于圖29(a)。圖29(b)是圖29(a)的各個(gè)節(jié)點(diǎn)的電壓波形。將數(shù)據(jù)在存儲(chǔ)元件MC內(nèi)進(jìn)行編程時(shí)，首先使與控制柵極CG連接的所有的行線WL1-WLn為0V，使基極為高電壓，從所有存儲(chǔ)元件MC的浮柵極FG向基板發(fā)射電子。然后，將應(yīng)寫(xiě)入數(shù)據(jù)的存儲(chǔ)元件MC的選擇晶體管ST的柵極設(shè)定為高電位。同時(shí)，使信號(hào)Φ為0V，使晶體管10截止，從而使存儲(chǔ)元件MC與基準(zhǔn)電壓VSS斷開(kāi)。向存儲(chǔ)元件MC的浮柵極FG注入電子時(shí)，將對(duì)應(yīng)的行線WL設(shè)定為高電位V1，將對(duì)應(yīng)的列線D設(shè)定為0V。這時(shí)，浮柵極FG與基板Sb(溝道)之間的電位差達(dá)到足以發(fā)生隧道效應(yīng)的數(shù)值，從而從基板Sb向浮柵極FG注入電子，另一方面，將非選擇的行線WL設(shè)定為比先前的高電位V1低的V2電位。這時(shí)，即使列線D(D1，D2，D…)的電位為0V，由于電位V2低，所以，浮柵極FG與基板Sb(溝道)之間的電位差也達(dá)不到足以產(chǎn)生隧道效應(yīng)的數(shù)值，從而也不會(huì)向浮柵極FG注入電子。即使將行線WL設(shè)定為高電位V1，如果列線D設(shè)定為電位V3，這時(shí)，浮柵極FG與基板Sb(溝道)之間的電位差也達(dá)不到足以產(chǎn)生隧道效應(yīng)的數(shù)值，從而也不會(huì)向浮柵極FG注入電子。即，由圖29(b)可知，在時(shí)刻T1，向存儲(chǔ)元件2n的浮柵極FG注入電子，而不發(fā)生向存儲(chǔ)元件1n的浮柵極FG注入電子。同樣，在時(shí)刻T2，向存儲(chǔ)元件11的浮柵極FG注入電子，而不發(fā)生向存儲(chǔ)元件L1的浮柵極FG注入電子。
在這樣的存儲(chǔ)元件MC中，如果向浮柵極FG注入電子，則其閾值電壓為正值，如果從浮柵極FG發(fā)射電子，則其閾值電壓為負(fù)值。如果存儲(chǔ)元件MC被選擇，其柵極就被設(shè)定為邏輯“0”，例如0V。從閾值電壓為負(fù)值的浮柵極FG發(fā)射電子的存儲(chǔ)元件MC一直導(dǎo)通，但是，向閾值電壓為正值的浮柵極FG注入電子的存儲(chǔ)元件MC截止。這樣，柵極為0V的被選擇的存儲(chǔ)元件MC利用導(dǎo)通還是截止可以存儲(chǔ)數(shù)據(jù)。另一方面，非選擇的存儲(chǔ)元件MC的柵極設(shè)定為邏輯“1”，例如5V，向浮柵極FG注入電子的存儲(chǔ)元件MC也導(dǎo)通。
下面，參照?qǐng)D30說(shuō)明數(shù)據(jù)的讀出。
作為負(fù)載元件而工作的例如耗盡型MOS晶體管L1、選擇用的MOS晶體管(增強(qiáng)型)ST以及存儲(chǔ)元件用MOS晶體管M1-M8與電源VDD和接地點(diǎn)(VSS)串聯(lián)連接。上述MOS晶體管L1的柵極與該MOS晶體管L1和選擇用MOS晶體管ST的接點(diǎn)(節(jié)點(diǎn)N1)相連接。用于選擇由存儲(chǔ)元件用MOS晶體管M1-M8構(gòu)成的存儲(chǔ)組件11的信號(hào)X輸給上述選擇用MOS晶體管ST的柵極。另外，用于選擇該存儲(chǔ)組件11中的1個(gè)存儲(chǔ)元件用MOS晶體管的信號(hào)W1-W8分別輸給上述存儲(chǔ)元件用MOS晶體管M1-M8的柵極。并且，通過(guò)將上述節(jié)點(diǎn)N1的電位輸給讀出放大器12進(jìn)行放大，就可以從所選擇的存儲(chǔ)元件用MOS晶體管讀取存儲(chǔ)數(shù)據(jù)。
在圖30的電路中，例如假定從存儲(chǔ)元件用MOS晶體管M2，M4的浮柵極發(fā)射電子，閾值電壓為負(fù)值，并且選擇存儲(chǔ)元件用MOS晶體管M4。這時(shí)，如圖31的時(shí)間圖所示，將信號(hào)X設(shè)定為“1”電平，將信號(hào)W1-W3，W5-W8設(shè)定為“1”電平，將信號(hào)W4設(shè)定為“0”電平。這樣，選擇用MOS晶體管ST和存儲(chǔ)元件用MOS晶體管M1-M3，M5-M8便成為導(dǎo)通狀態(tài)。另外，由于存儲(chǔ)元件用MOS晶體管M4的閾值電壓為負(fù)值，所以，該晶體管M4也處于導(dǎo)通狀態(tài)。因此，節(jié)點(diǎn)N1發(fā)生放電，通過(guò)用讀出放大器12對(duì)它進(jìn)行檢測(cè)、放大，讀取存儲(chǔ)數(shù)據(jù)。其次，假定選擇存儲(chǔ)元件用MOS晶體管M3。這時(shí)，將信號(hào)W3設(shè)定為“0”電平，其它信號(hào)全設(shè)定為“1”電平。這時(shí)，由于存儲(chǔ)元件用MOS晶體管M3向浮柵極注入電子，并且閾值電壓為正值，所以，晶體管M3成為截止?fàn)顟B(tài)。這樣，便將節(jié)點(diǎn)N1的放電通路切斷，該節(jié)點(diǎn)N1由負(fù)載MOS晶體管L1進(jìn)行充電。通過(guò)用讀出放大器12對(duì)它進(jìn)行檢測(cè)、放大，從存儲(chǔ)元件用MOS晶體管M3讀取數(shù)據(jù)。
但是，假定這樣利用存儲(chǔ)元件用MOS晶體管的閾值電壓為負(fù)還是為正來(lái)存儲(chǔ)數(shù)據(jù)的“1”，“0”，當(dāng)存儲(chǔ)單元組件11中的閾值電壓為正的MOS晶體管的數(shù)量與閾值電壓為負(fù)的MOS晶體管的數(shù)量之比不同時(shí)，流過(guò)存儲(chǔ)單元組件11中的電流的大小就不相同。也就是說(shuō)，節(jié)點(diǎn)N1的放電速度和放電時(shí)的“0”電平的電位，隨串聯(lián)連接的存儲(chǔ)元件用MOS晶體管的閾值電壓為正與閾值電壓為負(fù)的MOS晶體管的數(shù)量之比而不同。
例如，如圖32(a)所示，當(dāng)存儲(chǔ)單元組件11中的存儲(chǔ)元件用MOS晶體管M1-M7向它們的浮柵極注入電子，具有正的閾值電壓，只有晶體管M8是負(fù)的閾值電壓時(shí)，如果選擇存儲(chǔ)元件用MOS晶體管M8，由于其它所有的晶體管M1-M7閾值電壓為正，所以，流過(guò)存儲(chǔ)單元組件11的電流最小。另一方面，如圖32(b)所示，當(dāng)構(gòu)成存儲(chǔ)單元組件11的存儲(chǔ)元件用MOS晶體管M1-M8的閾值電壓一律為負(fù)時(shí)，存儲(chǔ)元件的電流最大。其原因在于，因?yàn)殚撝惦妷簽樨?fù)值，所以，如果信號(hào)W1-W8的電位與圖32(a)的相同，則閾值電壓為負(fù)的MOS晶體管流過(guò)的電流比閾值電壓為正的MOS晶體管流過(guò)的電流大。因此，在上述圖30所示的電路中，從上述圖32(a)所示的存儲(chǔ)單元組件11讀取數(shù)據(jù)時(shí)放電速度最慢，因而使數(shù)據(jù)的讀取速度就取決于這種存儲(chǔ)單元組件。另外，由于這時(shí)流過(guò)存儲(chǔ)單元組件的電流最小，所以，還必須與其共同決定負(fù)載晶體管L1的電流驅(qū)動(dòng)能力，既不能增大負(fù)載晶管L1的電流驅(qū)動(dòng)能力，同時(shí)節(jié)點(diǎn)N1的充電也很慢。
另外，在上述常規(guī)的存儲(chǔ)器中，1個(gè)存儲(chǔ)單元組件與1條列線對(duì)應(yīng)。因此，相鄰的存儲(chǔ)單元組件之間存儲(chǔ)單元組件與列線的連接部就決定了存儲(chǔ)單元陣列的占有面積。另外，列線的布線多少對(duì)成品率有影響。
另外，在圖28，圖29的存儲(chǔ)元件和裝置中，如前所述，一旦從所有的存儲(chǔ)元件的浮柵極發(fā)射電子，便通過(guò)使存儲(chǔ)元件的閾值電壓成為負(fù)值，便在一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)，然后通過(guò)選擇性地將電子注入浮柵極，就在另一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)。
從存儲(chǔ)元件讀取數(shù)據(jù)時(shí)，將所選擇的行線設(shè)定為邏輯“0”，例如0V，將非選擇的行線設(shè)定為邏輯“1”，例如5V。與非選擇的行線連接的存儲(chǔ)元件，其柵極即行線為邏輯“1”。因此，即使向非選擇的存儲(chǔ)元件的浮柵極注入電子而使閾值電壓為正也能導(dǎo)通，即使從存儲(chǔ)元件的浮柵極發(fā)射電子而使存儲(chǔ)元件的閾值電壓為負(fù)也能導(dǎo)通。但是，所選擇的行線為0V，所以，該選擇存儲(chǔ)元件，閾值電壓為正的截止，閾值電壓為負(fù)的導(dǎo)通。這樣，利用所選擇的存儲(chǔ)元件導(dǎo)通還是截止來(lái)檢測(cè)存儲(chǔ)在存儲(chǔ)元件中的數(shù)據(jù)是邏輯“1”還是邏輯“0”的情況，也和前面所述的一樣。向浮柵極注入電子的存儲(chǔ)元件閾值電壓的設(shè)定方式，必須使其在非選擇狀態(tài)時(shí)導(dǎo)通，在被選擇狀態(tài)時(shí)截止。所以，必須注意電子的注入量。為此，必須采用反復(fù)進(jìn)行讀取的辦法來(lái)檢驗(yàn)存儲(chǔ)元件的電子注入量，當(dāng)達(dá)到適當(dāng)?shù)淖⑷肓繒r(shí)，便停止電子的注入。但是，由于電子注入是通過(guò)極薄的柵極絕緣膜進(jìn)行的，所以，由于制造工藝方面的差異、柵極絕緣膜厚度的差別以及缺陷等，向浮柵極注入的電子注入量在存儲(chǔ)元件之間就有差別。即，注入電子的存儲(chǔ)元件的閾值電壓在一定的范圍內(nèi)流動(dòng)變化。所以，閾值電壓是低的存儲(chǔ)元件與閾值電壓最高的存儲(chǔ)元件的閾值電壓之差就變?yōu)榱鬟^(guò)存儲(chǔ)元件的電流之差，從所選擇的存儲(chǔ)元件讀取數(shù)據(jù)的數(shù)據(jù)讀取速度便隨存儲(chǔ)元件而異。也就是說(shuō)，由于是利用流過(guò)串聯(lián)連接的非選擇的存儲(chǔ)元件的電流檢測(cè)數(shù)據(jù)，所以，非選擇的存儲(chǔ)元件的閾值電壓的差別直接形成流過(guò)存儲(chǔ)元件電流的差異，從而成為數(shù)據(jù)讀取速度的差異。為了提高數(shù)據(jù)讀取速度，流過(guò)存儲(chǔ)元件的電流越大越好。但是，由于注入電子的存儲(chǔ)元件的閾值電壓應(yīng)為正值，所以，即使將閾值電壓最低的存儲(chǔ)元件的閾值電壓設(shè)定為略高于0V，由于存儲(chǔ)元件的閾值電壓的分布差別，閾值電壓最高的存儲(chǔ)元件的閾值電壓值也不可避免地會(huì)遠(yuǎn)遠(yuǎn)高于0V。
另外，在常規(guī)的NOR型的EEPROM中，重寫(xiě)數(shù)據(jù)時(shí)，一旦將電子注入所有的存儲(chǔ)元件的浮柵極，在浮柵極積累的電子的量在所有的存儲(chǔ)元件之間平均分配，然后，從所有的存儲(chǔ)元件的浮柵極發(fā)射電子，在一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)。此后，將高電壓加到存儲(chǔ)元件的控制柵極和漏極上，使隧道電流流過(guò)，從溝道區(qū)域?qū)㈦娮舆x擇性地注入存儲(chǔ)元件的浮柵極，就在另一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)。在這種舊有的NOR型的閃蒸(flashing)EEPROM中，如果從浮柵極發(fā)射過(guò)量的電子，存儲(chǔ)元件的閾值電壓就成為負(fù)值，從而不能進(jìn)行選擇操作。所以，要在發(fā)射電子之后進(jìn)行讀取，借以檢查是否達(dá)到了適當(dāng)?shù)拈撝惦妷?。為了不致發(fā)射過(guò)量的電子，設(shè)定電子發(fā)射期時(shí)要使其短一些，通過(guò)多次反復(fù)進(jìn)行發(fā)射和讀取，可以取得適當(dāng)?shù)拈撝惦妷?。但是，這種發(fā)射是將控制柵極設(shè)定為0V，給源極或漏極加上高電壓，從浮柵極以隧道效應(yīng)向源極或漏極發(fā)射電子。或者將控制柵極設(shè)定為0V，給制作存儲(chǔ)元件的半導(dǎo)體基板加上高電壓，利用隧道效應(yīng)從浮柵極向溝道區(qū)域發(fā)射電子。所以，為了發(fā)生隧道效應(yīng)，將浮柵極與溝道之間的柵極絕緣膜制作得很薄，例如約為100A。因此，由于制造工藝的差異，發(fā)射電子后的存儲(chǔ)元件的閾值電壓，所有的存儲(chǔ)元件不是一個(gè)統(tǒng)一的值，而有一定的起伏波動(dòng)。存儲(chǔ)元件中流過(guò)的電流大的，數(shù)據(jù)的讀取速度也快，并且裕量也大。所以，雖然存儲(chǔ)元件的閾值電壓低的比較好，但是，如果直至起伏范圍中閾值電壓最高的存儲(chǔ)元件達(dá)到最佳閾值電壓之前發(fā)射電子，則不希望起伏范圍中閾值電壓最低的存儲(chǔ)元件的閾值電壓成為負(fù)值。所以，在這種半導(dǎo)體存儲(chǔ)器中，由于不能使起伏范圍中閾值電壓最低的存儲(chǔ)元件的閾值電壓變?yōu)樨?fù)值，于是讀取速度就只有取決于閾值電壓高的存儲(chǔ)元件，這就是實(shí)現(xiàn)數(shù)據(jù)讀取速度高速化的難點(diǎn)所在。
圖33是這種舊有的NOR型的閃光EEPROM的存儲(chǔ)單元陣列的一個(gè)示例。圖33(a)是平面圖，圖33(b)是沿A-A’線的剖面圖，圖33(c)是沿B-B’線的剖面圖，圖33(d)是沿C-C’線的剖面圖，圖34是其符號(hào)圖。在圖33中，1是行線，形成存儲(chǔ)元件的控制柵極。2是浮柵極，3是溝道區(qū)域，4是柵極絕緣膜。5是例如由鋁制作的列線，相鄰的存儲(chǔ)元件所共用的極6與列線5連接。8是(例如)由鋁制作的配線，該配線在讀取數(shù)據(jù)時(shí)供給基準(zhǔn)電位(例如接地電位)，從浮柵極發(fā)射電子時(shí)供給高電壓，為了使相鄰的存儲(chǔ)元件能夠共用這條配線，將該存儲(chǔ)元件的源極7接在連接位置9上。
在這樣構(gòu)成的舊有閃蒸EEPROM中，當(dāng)從浮柵極發(fā)射過(guò)量電子導(dǎo)致存儲(chǔ)元件的閾值電壓變?yōu)樨?fù)值時(shí)，即使行線即控制柵極為0V的非選擇的存儲(chǔ)元件也處于導(dǎo)通狀態(tài)。所以，列線5與配線8成為連接狀態(tài)，電流從列線5也通過(guò)非選擇的存儲(chǔ)元件流過(guò)配線8。這樣，在讀取數(shù)據(jù)時(shí)或?qū)懭霐?shù)據(jù)時(shí)，即使將電壓加在列線5上，電流也通過(guò)非選擇的存儲(chǔ)元件流動(dòng)，從而使電壓降低。所以，即使讀取數(shù)據(jù)時(shí)所選擇的存儲(chǔ)元件截止，電流也通過(guò)非選擇的存儲(chǔ)元件流動(dòng)，從而會(huì)讀出錯(cuò)誤數(shù)據(jù)，或者在寫(xiě)入數(shù)據(jù)時(shí)，不能供給所需要的足夠的電壓。于是，如上所述，由于應(yīng)在浮柵極發(fā)射電子之后使所有存儲(chǔ)元件的閾值電壓的起伏范圍閾值電壓最低的存儲(chǔ)元件的閾值電壓為正值，所以，閾值電壓最高的存儲(chǔ)元件就決定了數(shù)據(jù)的讀取速度，從而不能提高數(shù)據(jù)的讀取速度。
如前所述，對(duì)于所謂的EEPROM的存儲(chǔ)元件，是通過(guò)遠(yuǎn)遠(yuǎn)比柵極氧化膜薄的約100A的氧化膜，利用向浮柵極注入電子或從浮柵極發(fā)射電子進(jìn)行數(shù)據(jù)的重寫(xiě)的。圖35是用不同的方式進(jìn)行數(shù)據(jù)重寫(xiě)的，構(gòu)成舊有的EEPROM的這種存儲(chǔ)元件的單體晶體管的符號(hào)圖，設(shè)控制柵極電壓為VCG、漏極電壓為VD，源極電壓為VS，漏極電流為ID，則漏極電流ID隨控制柵極電壓VCG的變化呈現(xiàn)圖36所示的特性。在圖36中，曲線A是初始狀態(tài)的特性，曲線B是向浮柵極注入電子時(shí)的特性，閾值電壓隨電子的注入而上升。另外，曲線C是浮柵極發(fā)射電子時(shí)的特性，閾值電壓隨電子的發(fā)射而降低，并變?yōu)樨?fù)值。在使用這種單體晶體管的存儲(chǔ)元件中，利用上述曲線B和C的特性存儲(chǔ)數(shù)據(jù)的“0”和“1”。
圖37是將上述圖35所示的晶體管單元排列成矩陣狀而構(gòu)成的這種EEPROM的電路結(jié)構(gòu)例，現(xiàn)在市售的EEPROM大部分就是這種電路結(jié)構(gòu)。如圖所示，選擇用的MOS晶體管ST與各單體晶體管CT串聯(lián)連接，1個(gè)存儲(chǔ)元件14由2個(gè)晶體管CT，ST構(gòu)成。
在上述結(jié)構(gòu)中，向晶體管單元CT的浮柵極注入電子時(shí)，給選擇用晶體管ST的柵極和晶體管單元CT的控制柵極分別加上高電壓VG，VCG，同時(shí)將列線15設(shè)定為0V，另一方面，在發(fā)射電子時(shí)，將選擇用晶體管ST的柵極和列線15設(shè)定為高電壓，同時(shí)將單體晶體管CT的控制柵極設(shè)定為0V，這樣，給單體晶體管CT的漏極加上高電壓，就會(huì)從浮柵極向漏極發(fā)射電子。
圖38(a)是上述圖37所示的電路中用點(diǎn)劃線包圍的區(qū)域16的圖案平面圖，沿該圖38(a)的A-A’線的剖面結(jié)構(gòu)示于圖38(b)。在圖38(a)，(b)中，對(duì)與上述圖37對(duì)應(yīng)的部分標(biāo)以相同的符號(hào)，17是單體晶體管CT的源極區(qū)域，18是光電晶體管CT的漏極及選擇用晶體管ST的源極區(qū)域，19是選擇用晶體管ST的漏極區(qū)域，20是單體晶體管CT的浮極極，21是單體晶體管CT的控制柵極，22是選擇用晶體管ST的柵極，23是薄的氧化膜部分，24是列線15與選擇用晶體管ST的漏極的連接部。
在這樣的EEPROM中，為了縮短將數(shù)據(jù)向存儲(chǔ)元件內(nèi)編程時(shí)間，如圖39所示，對(duì)各個(gè)列線15均預(yù)先設(shè)置了自鎖電路L。并且，將向與各對(duì)應(yīng)的列線15連接的存儲(chǔ)元件14編程的數(shù)據(jù)預(yù)先閂鎖在自鎖電路L內(nèi)，根據(jù)被閂鎖的數(shù)據(jù)，同時(shí)向1行的存儲(chǔ)元件14內(nèi)編程。在這樣構(gòu)成的EEPROM中，雖然可以縮短對(duì)數(shù)據(jù)的編程時(shí)間，但是，由于對(duì)每條列線設(shè)置自鎖電路L，所以，將使芯片尺寸根據(jù)自鎖電路所占據(jù)的位置而有所增大，并且也使芯片的成本提高。
在根據(jù)圖28-圖32說(shuō)明的舊有的半導(dǎo)體存儲(chǔ)裝置中，流過(guò)存儲(chǔ)元件組件的電流，隨構(gòu)成存儲(chǔ)單元組件的存儲(chǔ)元件用MOS晶體管的正閾值電壓數(shù)與負(fù)閾值電壓數(shù)之比而不同。所以，如果在構(gòu)成存儲(chǔ)單元組件的存儲(chǔ)元件用MOS晶體管中正閾值電壓的數(shù)量多，讀取速度就降低。另外，針對(duì)包括較多的這種正閾值電壓的存儲(chǔ)元件的存儲(chǔ)儲(chǔ)單元組件，必須設(shè)定與之相對(duì)應(yīng)的負(fù)載晶體管的電流驅(qū)動(dòng)能力，所以，即使是含有負(fù)閾值電壓多的作為存儲(chǔ)元件用MOS晶體管的存儲(chǔ)單元組件，也難于實(shí)現(xiàn)讀取速度的高速化。
本發(fā)明的第1發(fā)明就是鑒于上述情況提出的，其目的旨在提供一種不但能使大電流流過(guò)存儲(chǔ)單元組件、而且以借此提高讀取速度的非易失性半導(dǎo)體存儲(chǔ)器。
此外，在上述舊有的半導(dǎo)體存儲(chǔ)裝置中，如前所述，在1個(gè)列上形式1條與存儲(chǔ)單元組件相對(duì)應(yīng)的列線會(huì)遇到種種困難。
本發(fā)明的第2發(fā)明就是鑒于上述情況而提出的，其目的旨在提供一種用于實(shí)現(xiàn)非易失性存儲(chǔ)器的編程方法，該編程方法通過(guò)使相鄰的存儲(chǔ)單元組件共用1條列線，使列線的數(shù)量減為先前的一半，相鄰的存儲(chǔ)單元組件之間的存儲(chǔ)單元組件與列線的連接部位就不影響存儲(chǔ)單元陣列的占有面積了。
另外，在根據(jù)圖28和圖29說(shuō)明的舊有的非易失性半導(dǎo)體存儲(chǔ)器中，如上所述，由于制造工藝的差異而引起的存儲(chǔ)元件的柵極絕緣膜的厚度差異以及晶體缺陷等各方面的原因，向存儲(chǔ)元件的浮柵極的電子注入量也參差不齊。
本發(fā)明的第3發(fā)明就是鑒于上述情況而提出的，其目的結(jié)在提供一種非易失性半導(dǎo)體存儲(chǔ)器，可以減小向浮柵極注入電子的存儲(chǔ)元件的閾值電壓的分布差異。
此外，在根據(jù)圖33和圖34說(shuō)明的舊有的NOR型的閃光EEPROM中，如上所述，由于必須使從浮柵極發(fā)射電子的存儲(chǔ)元件中閾值電壓最低的存儲(chǔ)元件的閾值電壓為正值，所以，讀取速度要取決于閾值電壓最高的存儲(chǔ)元件，從而不能提高數(shù)據(jù)的讀取速度。
本發(fā)明的第4發(fā)明就是鑒于上述情況而提出的，其目的結(jié)在提供讀取速度更快的非易失性半導(dǎo)體存儲(chǔ)器。
另外，在根據(jù)圖35-圖39說(shuō)明的EEPROM中，如前所述，由于在各列線中設(shè)置了自鎖電路，所以，使芯片尺寸增大了自鎖電路所占據(jù)的量，并且也提高了芯片的成本。
本發(fā)明的第5發(fā)明就是鑒于上述情況而提出的，其目的結(jié)在提供成本低并且與舊有的同樣可以縮短編程時(shí)間的非易失性半導(dǎo)體存儲(chǔ)器。
本發(fā)明的第1發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器具有存儲(chǔ)單元組件、選擇晶體管、開(kāi)關(guān)元件和位檢查晶體管。
存儲(chǔ)單元組件是將多個(gè)由具有浮柵極的晶體管構(gòu)成的存儲(chǔ)元件串聯(lián)連接而成，上述各存儲(chǔ)元件按照是向上述浮柵極注入電子的第1狀態(tài)還是從上述浮柵極發(fā)射電子的第2狀態(tài)而向上述存儲(chǔ)元件存儲(chǔ)二進(jìn)制數(shù)據(jù)中的一種數(shù)據(jù);
選擇晶體管與該存儲(chǔ)單元組件的一端串聯(lián)連接，用于選擇上述存儲(chǔ)單元組件;
開(kāi)關(guān)元件與上述各存儲(chǔ)單元組件的另一端連接;
位檢查晶體管設(shè)在上述存儲(chǔ)單元組件中，與上述存儲(chǔ)元件串聯(lián)連接，用于決定所對(duì)應(yīng)的上述存儲(chǔ)單元組件束中的上述存儲(chǔ)元件向上述浮柵極注入電子的存儲(chǔ)元件與從上述浮柵極發(fā)射電子的存儲(chǔ)元件的邏輯狀態(tài)。
非易失性半導(dǎo)體存儲(chǔ)器具有存儲(chǔ)單元組件、選擇晶體管、第1行線、列線、存儲(chǔ)組件、第2行線、第3行線和開(kāi)關(guān)元件。
存儲(chǔ)單元組件是多個(gè)由具有浮柵極的晶體管構(gòu)成的存儲(chǔ)元件串聯(lián)連接而成;
選擇晶體管與該存儲(chǔ)單元組件的一端串聯(lián)連接，用于選擇上述各存儲(chǔ)單元組件;
第1行線與由排列成矩陣狀的上述存儲(chǔ)單元組件和上述選擇晶體管構(gòu)成的存儲(chǔ)組件中的同一行的上述存儲(chǔ)元件連接;
上述存儲(chǔ)組件由與上述各列線連接的至少相鄰的2個(gè)上述存儲(chǔ)元件和上述選擇晶體管構(gòu)成;
第2行線與該相鄰的存儲(chǔ)組件中一方的上述選擇晶體管連接;第3行線與另一方的上述選擇晶體管連接;
開(kāi)關(guān)元件連接在上述各存儲(chǔ)單元組件的另一端和基準(zhǔn)電位之間。
本發(fā)明的第2發(fā)明在進(jìn)行該非易失性半導(dǎo)體存儲(chǔ)器中的存儲(chǔ)元件的數(shù)據(jù)編程時(shí)，通過(guò)使上述開(kāi)關(guān)元件成為截止?fàn)顟B(tài)，將所選擇的上述第1行線設(shè)定為第1電位、將非選擇的上述第1行線設(shè)定為比上述第1電位低的第2電位，將上述第2及第3行線設(shè)定為上述第1電位，將上述列線設(shè)定為比上述第1電位低的第3電位，由該第3電位向上述存儲(chǔ)元件束充電，然后，使上述第2或第3行線中未進(jìn)行選擇的上述選擇晶體管成為截止?fàn)顟B(tài)，最后，與向上述存儲(chǔ)元件編程的數(shù)據(jù)對(duì)應(yīng)地，通過(guò)將上述列線設(shè)定為上述第3電位或0V，將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程。
本發(fā)明的第3發(fā)明在由存儲(chǔ)單元組件、選擇晶體管、行線和編程元件構(gòu)成的非易失性半導(dǎo)體存儲(chǔ)器中，還具有編程電壓供給元件。
存儲(chǔ)單元組件是將多個(gè)由其有浮柵極和控制柵極的晶體管構(gòu)成的存儲(chǔ)元件連接而成;
選擇晶體管與該存儲(chǔ)單元組件串聯(lián)連接，用于選擇上述存儲(chǔ)單元組件;
行線用于連接在排列成矩陣狀的上述選擇晶體管和上述存儲(chǔ)元件中排在同一行的上述存儲(chǔ)元件的控制柵極;
編程元件通過(guò)將編程電壓加到該行線上而向上述浮柵極注入電子，從而將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程。
編程電壓供給元件在上述編程的過(guò)程中，順序反復(fù)進(jìn)行電子注入和電子注入量的檢查，使加到上述行線上的編程電壓比在進(jìn)行上述反復(fù)時(shí)前次所加的上述編程電壓高。
本發(fā)明的第4發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器具有行線、存儲(chǔ)元件、列線、晶體管、數(shù)據(jù)消除元件、第1寫(xiě)入元件和第2寫(xiě)入元件。
存儲(chǔ)元件由具有浮柵極和控制柵極的晶體管構(gòu)成，由上述行線選擇性地驅(qū)動(dòng)，根據(jù)浮柵極中的電子狀態(tài)存儲(chǔ)二進(jìn)制數(shù)據(jù)的某一種數(shù)據(jù);
列線與存儲(chǔ)元件的一端連接;
晶體管連接在上述存儲(chǔ)元件的另端與基準(zhǔn)電位之間，柵極與上述行線連接;
數(shù)據(jù)消除元件用于使從上述存儲(chǔ)元件的浮柵極發(fā)射電子;
第1寫(xiě)入元件在上述存儲(chǔ)元件被選擇時(shí)導(dǎo)通、非選擇時(shí)截止，從而向上述存儲(chǔ)元件的浮柵極注入電子向上述存儲(chǔ)元件的一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)中的數(shù)據(jù)。
第2寫(xiě)入元件在上述存儲(chǔ)元件在被選擇時(shí)和非選擇時(shí)均截止，從而向上述存儲(chǔ)元件的浮柵極注入電子從而向上述存儲(chǔ)元件的另一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)中的數(shù)據(jù)。
本發(fā)明的第5發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器具有行線、存儲(chǔ)元件、列線、列譯碼器、列選通晶體管和數(shù)據(jù)編程元件。
存儲(chǔ)元件由該行線選擇性地驅(qū)動(dòng);
列線與該存儲(chǔ)元件連接;
列選通晶體管的一端與上述列線連接，利用該列譯碼器進(jìn)行開(kāi)關(guān)控制，對(duì)上述列線進(jìn)行選擇;
數(shù)據(jù)編程元件用于使上述選通晶體管導(dǎo)通后向上述列線供給與應(yīng)向上述存儲(chǔ)元件編程的數(shù)據(jù)對(duì)應(yīng)的電壓，然后使上述列選通晶體管截止，并使上述列線保持上述電壓，從而利用該保持電壓將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程，以及將數(shù)據(jù)向與上述選通晶體管的另一端連接的上述存儲(chǔ)元件的編程。
在本發(fā)明的第1發(fā)明的各個(gè)存儲(chǔ)單元組件中，利用位檢查晶體管決定向浮柵極注入電子的存儲(chǔ)元件和浮柵極發(fā)射電子的存儲(chǔ)元件的邏輯狀態(tài)。于是，例如將構(gòu)成存儲(chǔ)單元組件的存儲(chǔ)元件中存儲(chǔ)“0”數(shù)據(jù)的存儲(chǔ)元件的數(shù)量與存儲(chǔ)“1”數(shù)據(jù)的存儲(chǔ)元件的數(shù)量進(jìn)行比較，并將數(shù)量多的存儲(chǔ)元件設(shè)定為負(fù)的閾值電壓，將數(shù)量少的存儲(chǔ)元件設(shè)定為正的閾值電壓，便可預(yù)先將其存儲(chǔ)到位檢查晶體管內(nèi)。也就是說(shuō)，只要看一個(gè)各存儲(chǔ)單元組件，就可將閾值電壓設(shè)為負(fù)的存儲(chǔ)元件的數(shù)量變多。借此，便可使流過(guò)各存儲(chǔ)單元組件的電流增大，從而可以提高讀取速度。
在本發(fā)明的第2發(fā)明中，將相鄰的2個(gè)存儲(chǔ)單元組件共同與1條列線連接，在非選擇的存儲(chǔ)單元組件中，為了使存儲(chǔ)元件的浮柵極與基板之間不發(fā)生電子的隧道效應(yīng)，從比第1電位低的第3電位充電，然后使非選擇的存儲(chǔ)單元組件中的選擇晶體管截止，從而使非選擇的存儲(chǔ)單元組件保持該充電電位。這樣，便可使相鄰的2個(gè)存儲(chǔ)單元線件共用1條列線。也就是說(shuō)，可使列線數(shù)減半，從而可以減少2個(gè)存儲(chǔ)單元組件與列線的連接部分的面積在存儲(chǔ)單元陣列面積中所占的份額降低。
按照本發(fā)明的第3發(fā)明，向存儲(chǔ)元件內(nèi)編程時(shí)，將編程電壓加到行線上。在該編程過(guò)程中，順序反復(fù)進(jìn)行向浮柵極注入電子和檢查注入量。并且，作為編程電壓，順序施加高于前一次的電壓。這樣，不論制造工藝的差異如何，都可以向各存儲(chǔ)元件注入最佳的電子量，從而可以減小各儲(chǔ)元件的閾值電壓的差異。
在本發(fā)明的第4發(fā)明中，一旦從存儲(chǔ)元件的浮柵極發(fā)射出電子使其閾值電壓成為負(fù)值后，就利用第1寫(xiě)入元件在選擇時(shí)導(dǎo)通，非選擇時(shí)截止，向存儲(chǔ)元件的浮柵極注入電子，從而在其一側(cè)存入二進(jìn)制數(shù)據(jù)。然后，利用第2寫(xiě)入元件不論選擇時(shí)還是非選擇時(shí)都截止，選擇性地向存儲(chǔ)元件的浮柵極注入電子，從而在其另一側(cè)存入二進(jìn)制數(shù)據(jù)的。
在本發(fā)明的第5發(fā)明中，列線通過(guò)列選通晶體管與數(shù)據(jù)編程元件連接。利用列譯碼器使列選通晶體管選擇性地導(dǎo)通。然后，利用數(shù)據(jù)編程元件將列線設(shè)定為與應(yīng)編程的數(shù)據(jù)對(duì)應(yīng)的電位。存儲(chǔ)元件利用該電位進(jìn)行編程。在該編程過(guò)程中，幾乎不消耗電流。所以，數(shù)據(jù)編程元件中的數(shù)據(jù)自鎖電路可以在距離存儲(chǔ)單元陣列任意的位置形成。
圖1是本發(fā)明的第1發(fā)明的實(shí)施例的主要部分的電路圖。
圖2是表示圖1中各種狀態(tài)的圖表。
圖3是使用圖1的電路構(gòu)成的半導(dǎo)體存儲(chǔ)裝置。
圖4是圖3的電路的真值表。
圖5是說(shuō)明圖3中的讀取動(dòng)作的說(shuō)明圖。
圖6是各種信號(hào)的真值表。
圖7是本發(fā)明的第2發(fā)明的實(shí)施例主要部分的電路圖和時(shí)間圖。
圖8是用于發(fā)生本發(fā)明的第3發(fā)明的實(shí)施例中的行線電位的電路及列譯碼器。
圖9是產(chǎn)生信號(hào)n’、/n’的電路。
圖10是根據(jù)信號(hào)/n’產(chǎn)生信號(hào)n的電路。
圖11是圖9、圖10中各節(jié)點(diǎn)的信號(hào)波形圖。
圖12是發(fā)生電壓VP’的其他電路。
圖13是本發(fā)明的第4發(fā)明的實(shí)施例主要部分的平面圖、沿A-A’線的剖面圖、沿圖B-B’線的剖面圖，沿C-C’線的剖面圖、以及符號(hào)圖。
圖14是使用圖13的詳細(xì)實(shí)施例。
圖15是發(fā)生電壓VE的電路的各種不同的例子。
圖16是行譯碼器的電路例子。
圖17是發(fā)生電源SW的電路例子。
圖18是圖16、圖17的各節(jié)點(diǎn)的信號(hào)波形圖。
圖19是數(shù)據(jù)輸入電路的一個(gè)例子。
圖20是本發(fā)明的第5發(fā)明的第1實(shí)施例。
圖21是本發(fā)明的第5發(fā)明的第2實(shí)施例。
圖22是本發(fā)明的第5發(fā)明的第3實(shí)施例。
圖23是圖20的各信號(hào)的波形圖。
圖24是圖22的各信號(hào)的波形圖。
圖25是本發(fā)明的第5發(fā)明的第4實(shí)施例。
圖26是圖25的各信號(hào)的波形圖。
圖27是圖25的各信號(hào)的波形圖。
圖28是先有的NAND型EEPROM的存儲(chǔ)元件的剖面圖。
圖29是NAND型EEPROM的主要部分的電路圖及其各節(jié)點(diǎn)的電壓波形圖。
圖30是用于說(shuō)明從NAND型EEPROM進(jìn)行數(shù)據(jù)讀取的說(shuō)明圖。
圖31是其時(shí)間圖。
圖32是表示NAND型EEPROM的各存儲(chǔ)元件的不同閾值電壓狀態(tài)的說(shuō)明圖。
圖33是先有的EEPROM的主要部分的平面圖、沿A-A’線的剖面圖、沿B-B’線的剖面圖，以及沿C-C’線的剖面圖。
圖34是圖33的符號(hào)圖。
圖35是EEPROM的存儲(chǔ)元件。
圖36是其特性圖。
圖37是使用圖35的存儲(chǔ)元件的EEPROM的主要部分的電路圖。
圖38是圖37的圖案平面圖及沿A-A’的剖面圖。
圖39是表示EEPROM的自鎖電路部分的電路圖。
1-行線2-浮柵極3-溝道區(qū)域4-柵極絕緣膜5-列線6-漏極7-源極8-配線9-連接位置10-晶體管11-存儲(chǔ)組件
12-讀出放大器14-存儲(chǔ)元件15-列線16-區(qū)域17-源極區(qū)域18-漏極/源極區(qū)域19-漏極區(qū)域20-浮柵極21-控制柵極22-柵極23-氧化膜部24-接點(diǎn)部下面，參照


本發(fā)明的第1發(fā)明的一個(gè)實(shí)施例。圖1是在上述圖30中選擇用MOS晶體管ST與存儲(chǔ)元件用MOS晶體管M1之間，設(shè)置了利用信號(hào)C控制導(dǎo)通的位檢查用MOS晶體管CT。該位檢查用MOS晶體管CT的功能是存儲(chǔ)將與包含該位檢查用MOS晶體管CT的存儲(chǔ)單元組件111不同的某一存儲(chǔ)單元組件111中的存儲(chǔ)數(shù)據(jù)“1”或“0”中多的一方分配給從浮柵極發(fā)射電子的具有負(fù)閾值電壓的MOS晶體管。即，對(duì)每一個(gè)存儲(chǔ)單元組件111，存儲(chǔ)“1”數(shù)據(jù)的改變負(fù)閾值電壓或正閾值電壓。也就是說(shuō)，在1個(gè)存儲(chǔ)單元組件111中的存儲(chǔ)數(shù)據(jù)中，如“1”的數(shù)量多，就把“1”數(shù)據(jù)分配給具有負(fù)的閾值電壓的MOS晶體管，如果“0”的數(shù)量多，就把“0”數(shù)據(jù)分配給具有負(fù)的閾值電壓的MOS晶體管。這樣，存儲(chǔ)單元組件111中的存儲(chǔ)元件用MOS晶體管M1-M8就變成半數(shù)以上是負(fù)的閾值電壓。
下面，參照?qǐng)D2對(duì)此進(jìn)行詳細(xì)說(shuō)明。該圖2所示的例子示出了在存儲(chǔ)單元組件111中存在8個(gè)存儲(chǔ)元件用MOS晶體管時(shí)，“1”，“0”的數(shù)量和與“1”、“0”對(duì)應(yīng)的晶體管的閾值電壓以及位檢查用晶體管的閾值電壓。例如，no.3是“1”數(shù)據(jù)有2個(gè)，“0”數(shù)據(jù)有6個(gè)的情況。這時(shí)，分別將“0”數(shù)據(jù)分配給具有負(fù)的閾值電壓的MOS晶體管，將“1”數(shù)據(jù)分配給具有正的閾值電壓的MOS晶體管。并且，通過(guò)將位檢查用MOS晶體管CT設(shè)定為正的閾值電壓而存儲(chǔ)這種分配。另外，no.6是“1”數(shù)據(jù)有5個(gè)、“0”數(shù)據(jù)有3個(gè)的情況。這時(shí)，就分別將“1”數(shù)據(jù)分配給具有負(fù)的閾值電壓的MOS晶體管，將“0”數(shù)據(jù)分配給具有正的閾值電壓的MOS晶體管。并且，通過(guò)將位檢查用MOS晶體管CT設(shè)定為負(fù)的閾值電壓而存儲(chǔ)這種分配。另外，如no.5所示，“1”數(shù)據(jù)與“0”數(shù)據(jù)的數(shù)量相同時(shí)，就把“1”數(shù)據(jù)分配給具有負(fù)的閾值電壓的MOS晶體管，把“0”數(shù)據(jù)分配給具有正的閾值電壓的MOS晶體管，并將位檢查用MOS晶體管CT設(shè)定為負(fù)的閾值電壓。
按照這樣的結(jié)構(gòu)，就可以使存儲(chǔ)單元組件111中從浮柵極發(fā)射電子的具有負(fù)的閾值電壓的MOS晶體管總是半數(shù)以上。于是，可以使流過(guò)存儲(chǔ)單元組件111的電流增大，并且可以使用電流驅(qū)動(dòng)能力大的負(fù)載晶體管L1，所以，可以大幅度地提高讀取速度。
上面，利用圖2以存儲(chǔ)單元組件111具有8個(gè)存儲(chǔ)元件用MOS晶體管的情況為例進(jìn)行了說(shuō)明。但是，晶體管的數(shù)量不限于此，也可以是16個(gè)或32個(gè)等其它數(shù)量。
圖3是將圖1所示的存儲(chǔ)單元組件111排列成矩陣狀而形成的半導(dǎo)體存儲(chǔ)裝置。在圖3中，113，114是存儲(chǔ)單元陣列。這兩個(gè)存儲(chǔ)單元陣列113，114分別分割為多個(gè)陣列1131，1132和1141，1142。并且，這兩個(gè)存儲(chǔ)單元陣列113，114中選擇用晶體管S1R，S2R，…和S1L，S2L，…分別由行譯碼器115的輸出信號(hào)X1R，X2R，…和X1L，X2L，…選擇性地控制導(dǎo)通。另外，位檢查用MOS晶體管CT1R，CT2R，…和CT1L，CT2L，…分別由行譯碼器115的輸出信號(hào)C1R，C2R，…和C1L，C2L，…選擇性地控制導(dǎo)通。同樣，存儲(chǔ)元件用MOS晶體管M1R，M2R，…，M8R和M1L，M2L，…，M8L也分別由上述行譯碼器115的輸出信號(hào)W11R，W12R，…，W18R和W11L，W12L，…，W18L選擇性地控制導(dǎo)通。116是列譯碼器。利用該列譯碼器116的輸出信號(hào)Y1R，Y2R，…，YnR和Y1L，Y2L，…，YnL選擇性地控制選擇門(mén)CG1R，CG2R，…，CGnR和CG1L，CG2L，…，CGnL的導(dǎo)通。上述選擇門(mén)CG1R，CG2R，…，CGnR和CG1L，CG2L，…，CGnL的一端分別與各陣列1131，1132，1141，1142共同在節(jié)點(diǎn)N1相連接。這些共同連接點(diǎn)(節(jié)點(diǎn)Ni)與電源VDD之間，分別連接著負(fù)載MOS晶體管L1，L1，…。在作為上述各負(fù)載MOS晶體管L1，L1，…的一端的節(jié)點(diǎn)N1分別連接著讀出放大器112，112，…。與節(jié)點(diǎn)N1(3)連接的讀出放大器112(3)的輸出D1L和與節(jié)點(diǎn)N1(2)連接的讀出放大器112(2)的輸出D1L分別輸給數(shù)據(jù)判斷電路1171。該數(shù)據(jù)判斷電路1171具有反相器118，119、P型溝道MOS晶體管Q1-Q4和N型溝道MOS晶體管Q5-Q8。該判斷電路1171根據(jù)陣列1141的位檢查用MOS晶體管CT是正的閾值電壓還是負(fù)的閾值電壓，判斷從陣列1131的存儲(chǔ)元件用MOS晶體管M讀取的存儲(chǔ)數(shù)據(jù)是經(jīng)過(guò)反相的或者未經(jīng)過(guò)反相而直接輸出的所選擇的存儲(chǔ)元件用MOS晶體管的存儲(chǔ)數(shù)據(jù)，并將經(jīng)過(guò)反相的數(shù)據(jù)或者未經(jīng)過(guò)反相的數(shù)據(jù)輸給圖中未示出的輸出緩沖器。同樣，該判斷電路1171根據(jù)陣列1131的位檢查用MOS晶體管CT是正的閾值電壓還是負(fù)的閾值電壓，判斷從陣列1141的存儲(chǔ)元件用MOS晶體管M讀取的存儲(chǔ)數(shù)據(jù)是經(jīng)過(guò)反相的或未經(jīng)過(guò)反相而直接輸出的所選擇的存儲(chǔ)元件用MOS晶體管的存儲(chǔ)數(shù)據(jù)，并將經(jīng)過(guò)反相的或未經(jīng)過(guò)反相的數(shù)據(jù)輸給圖中未示出的輸出緩沖器。與節(jié)點(diǎn)N1(4)連接的讀出放大器112(4)的輸出D2R和與節(jié)點(diǎn)N1(1)連接的讀出放大器112(1)的輸出D2L分別輸給數(shù)據(jù)判斷電路1172，該數(shù)據(jù)判斷電路1172的結(jié)構(gòu)與上述數(shù)據(jù)判斷電路1171相同。該判斷電路1172根據(jù)陣列1142的位檢查用MOS晶體管CT是負(fù)的閾值電壓還是正的閾值電壓，判斷從陣列1132的存儲(chǔ)元件用MOS晶體管M讀取的存儲(chǔ)數(shù)據(jù)是經(jīng)過(guò)反相的或者未經(jīng)過(guò)反相的選擇的存儲(chǔ)元件用MOS晶體管M的存儲(chǔ)數(shù)據(jù)，并將經(jīng)過(guò)反相的數(shù)據(jù)或未經(jīng)過(guò)反相的數(shù)據(jù)輸給圖中未示出的輸出緩沖器。同樣，判斷電路1172根據(jù)陣列1132的位檢查用MOS晶體管CT是負(fù)的閾值電壓還是正的閾值電壓，判斷從陣列1142的存儲(chǔ)元件用MOS晶體管M讀取的存儲(chǔ)數(shù)據(jù)是經(jīng)過(guò)反相的或者未經(jīng)過(guò)反相而直接輸出的所選擇的存儲(chǔ)元件用MOS晶體管M的存儲(chǔ)數(shù)據(jù)，并將經(jīng)過(guò)反相的數(shù)據(jù)或未經(jīng)過(guò)反相的數(shù)據(jù)輸給圖中未示出的輸出緩沖器。
如圖所示，在圖3的電路中，兩個(gè)存儲(chǔ)單元陣列113，114分別配置在右側(cè)和左側(cè)，將行譯碼器115夾在中間。檢查右側(cè)的存儲(chǔ)單元陣列113的數(shù)據(jù)的位檢查用MOS晶體管CT組裝在對(duì)應(yīng)的左側(cè)的存儲(chǔ)單元陣列114中。相反，檢查左側(cè)的存儲(chǔ)單元陣列114的數(shù)據(jù)的位檢查用晶體管組裝在對(duì)應(yīng)的右側(cè)的存儲(chǔ)單元陣列113中。例如，位檢查用MOS晶體管CT1R，是用于檢查存儲(chǔ)元件M1L-M8L的。晶體管CT1L是用于檢查存儲(chǔ)元件M1R-M8R的。這樣，在圖3的結(jié)構(gòu)例子中，是將行譯碼器115夾在中間的左右對(duì)稱的結(jié)構(gòu)，設(shè)在左側(cè)和右側(cè)的對(duì)稱位置的一對(duì)存儲(chǔ)單元組件中的一套單元組件，設(shè)有對(duì)于對(duì)面的一套進(jìn)行位檢查用的MOS晶體管CT。但是，這只是對(duì)采用符號(hào)表示的電路而言，實(shí)際的電路板并不一定要對(duì)稱。
下面，參照?qǐng)D4所示的真值表說(shuō)明上述結(jié)構(gòu)的電路動(dòng)作。如上述圖3所示，D1L，D1R是由讀出放大器112，112讀取的數(shù)據(jù)。該讀出放大器112，112在選擇由具有負(fù)的閾值電壓的MOS晶體管構(gòu)成的存儲(chǔ)元件時(shí)，輸出“0”數(shù)據(jù)，在選擇由具有正的閾值電壓的晶體管構(gòu)成的存儲(chǔ)元件時(shí)輸出“1”數(shù)據(jù)?，F(xiàn)在，假設(shè)地址信號(hào)AO為“0”時(shí)從左側(cè)的單元陣列114中的存儲(chǔ)元件讀取數(shù)據(jù)，并讀取右側(cè)的單元陣列113中的位檢查數(shù)據(jù)。這時(shí)，數(shù)據(jù)D1L是從左側(cè)的單元陣列讀取的數(shù)據(jù)，數(shù)據(jù)D1R是從右側(cè)的單元陣列讀取的數(shù)據(jù)。并且，Z1是根據(jù)這兩個(gè)數(shù)據(jù)D1L，D1RF從數(shù)據(jù)判斷電路1171向輸出緩沖器輸出的數(shù)據(jù)。圖3所示的數(shù)據(jù)判斷電路1171的結(jié)構(gòu)滿足該真值表。當(dāng)由讀出放大器112讀取的數(shù)據(jù)D1L為“0”并且D1R也為“0”時(shí)，由于存儲(chǔ)元件的存儲(chǔ)數(shù)據(jù)和位檢查數(shù)據(jù)即D1R為“0”，所以，存儲(chǔ)元件用MOS晶體管和位檢查用MOS晶體管是負(fù)的閾值電壓。于是，根據(jù)上述圖2，存儲(chǔ)元件存儲(chǔ)“1”數(shù)據(jù)。所以，將輸出Z1設(shè)定為“1”。另一方面，當(dāng)讀出放大器112的輸出D1L為“1”并且D1R為“0”時(shí)，存儲(chǔ)元件用MOS晶體管是正的閾值電壓。另外，由于位檢查用MOS晶體管是負(fù)的閾值電壓，所以，存儲(chǔ)元件用MOS晶體管存儲(chǔ)“0”數(shù)據(jù)，于是將輸出Z1設(shè)定為“0”。當(dāng)讀出放大器112的輸出D1L為“0”并且D1R為“1”時(shí)，存儲(chǔ)元件用MOS晶體管是負(fù)的閾值電壓，位檢查用MOS晶體管為正的閾值電壓，所以，存儲(chǔ)元件用MOS晶體管存儲(chǔ)“0”，于是將輸出Z1設(shè)定“0”。當(dāng)讀出放大器112的輸出D1L，D1R都為“1”時(shí)，存儲(chǔ)元件用MOS晶體管和位檢查用MOS晶體管是正的閾值電壓，所以，存儲(chǔ)元件用MOS晶體管存儲(chǔ)“1”。于是，將輸出Z1設(shè)定為“1”。
地址信號(hào)AO為“1”時(shí)也一樣，D1R為存儲(chǔ)元件數(shù)據(jù)，D1L是檢查數(shù)據(jù)。這樣，對(duì)于每1個(gè)存儲(chǔ)單元組件，利用位檢查數(shù)據(jù)就可以判別存儲(chǔ)“1”或“0”的是向浮柵極注入電子的具有正的閾值電壓的MOS晶體管還是從浮柵極發(fā)射電子的具有負(fù)的閾值電壓的MOS晶體管。
在上面的說(shuō)明中，地址信號(hào)AO為“0”時(shí)從左側(cè)的存儲(chǔ)單元陣列114中的存儲(chǔ)元件讀取數(shù)據(jù)，地址信號(hào)AO為“1”時(shí)，從右側(cè)的存儲(chǔ)單元陣列113中的存儲(chǔ)元件讀取數(shù)據(jù)。但是，并不限于這樣的狀態(tài)，需要時(shí)，從某一存儲(chǔ)單元組件讀取數(shù)據(jù)時(shí)，可以同時(shí)從具有與該存儲(chǔ)單元組件對(duì)應(yīng)的位檢查數(shù)據(jù)的晶體管讀位檢查數(shù)據(jù)。
下面，利用圖5以從存儲(chǔ)元件M1R讀取數(shù)據(jù)的情況為例進(jìn)行說(shuō)明。這時(shí)，列譯碼器116的輸出信號(hào)Y2R，Y2L為“1”，其他輸出信號(hào)Y1R，Y1L，YnR，YnL都為“0”。所以，選通門(mén)CG2R，CG2L成為導(dǎo)通狀態(tài)。另外，將行譯碼器115的輸出信號(hào)X1R，X1L設(shè)定為“1”電平，將X2R，…，X2L，…設(shè)定為“0”電平。于是，供給信號(hào)X2R，…，X2L，…的MOS晶體管S2R，…、S2L，…成為截止?fàn)顟B(tài)。另一方面，控制與所選擇的存儲(chǔ)元件用MOS晶體管M1R連接的位檢查用MOS晶體管CT1R的信號(hào)C1R為“1”電平?？刂婆c存儲(chǔ)元件用MOS晶體管M1R對(duì)應(yīng)的位檢查用MOS晶體管CT1L的信號(hào)C1L為“0”電平。在信號(hào)W11R-W18R中，只有與所選擇的MOS晶體管M1R對(duì)應(yīng)的信號(hào)W11R為“0”電平，其他信號(hào)W12R-W18R都為“1”電平。另一方面，與存儲(chǔ)元件用MOS晶體管M1R-M18R的信號(hào)W11R-W18R相對(duì)應(yīng)，將行譯碼器115夾在中間的信號(hào)W11L-W18L全為“1”電平。所以，在右側(cè)的存儲(chǔ)單元陣列113中，讀取柵極為“0”電平的存儲(chǔ)元件M1R的存儲(chǔ)數(shù)據(jù)，讀出放在112(3)檢測(cè)到該數(shù)據(jù)后輸出“1”電平。與此相反，在左側(cè)的存儲(chǔ)單元陣列114中，從柵極為“0”電平的位檢查用MOS晶體管CT1L讀取數(shù)據(jù)。這時(shí)，由于位檢查用MOS晶體管為正的閾值電壓，所以，讀出放大器112(2)檢測(cè)到該數(shù)據(jù)后輸出“1”電平。由于讀出放大器112(2)，112(3)的輸出均為“1”電平，所以，數(shù)據(jù)判斷電路1171的輸出信號(hào)Z1成為“1”電平，由此可知存儲(chǔ)元件用MOS晶體管M1R的存儲(chǔ)數(shù)據(jù)為“1”。
圖6是上述各信號(hào)X1R，C1R，W11R-W18R，X1L，C1L，W11L-W18L的真值表，在本例中，根據(jù)地址信號(hào)A0，A1，A2，A3生成上述各信號(hào)。即，可以構(gòu)成滿足該真值表的電路。另外，雖然未示出輸出信號(hào)X1R，X2R，…的真值表，但是，和常規(guī)的例子一樣，可以進(jìn)一步追加地址信號(hào)A4，A5等的地址，根據(jù)存儲(chǔ)元件的容量選擇某一個(gè)。另外，在上述圖6中，是1個(gè)存儲(chǔ)單元組件由8個(gè)存儲(chǔ)元件用MOS晶體管構(gòu)成的情況，但是，例如由16個(gè)或32個(gè)晶體管構(gòu)成時(shí)，與其對(duì)應(yīng)地追加地址信號(hào)，可以具有同樣的功能。
按照上述實(shí)施例，由于可以使構(gòu)成1個(gè)存單元組件的半數(shù)以上的存儲(chǔ)元件用MOS晶體管為負(fù)的閾值電壓，與常規(guī)的相比，可以設(shè)定使較多的電流流過(guò)存儲(chǔ)單元組件，并且可以使用電流驅(qū)動(dòng)能力大的負(fù)載MOS晶體管，所以，可以提高讀取速度。
下面，參照?qǐng)D7說(shuō)明本發(fā)明的第2發(fā)明的實(shí)施例。本實(shí)施例是將1條列線與2個(gè)存儲(chǔ)單元組件共同連接。即，在節(jié)點(diǎn)N1通過(guò)選擇晶體管T1(1)、T2(1)、T1(2)、T2(2)將列線D1與存儲(chǔ)單元組件MB(1)、MB(2)連接。另外，在節(jié)點(diǎn)N2通過(guò)選擇晶體管T1(3)、T2(3);T1(4)、T2(4)將列線D2與存儲(chǔ)單元組件MB(3)、MB(4)連接。各存儲(chǔ)單元組件MB的另一端通過(guò)晶體管10與基準(zhǔn)電位連接。信號(hào)S1成為邏輯“1”時(shí)，例如晶體管T1(1)重新導(dǎo)通，從而選擇左側(cè)的存儲(chǔ)元件束MB(1)、MB(2)。晶體管T2(1)、T1(2)、T2(3)、T1(4)是耗盡型的，所以，即使信號(hào)S1或信號(hào)S2為邏輯“0”也仍然導(dǎo)通。也可以簡(jiǎn)單地使用擴(kuò)散層等配線來(lái)取代這些耗盡型的晶體管。
在本實(shí)施例中也和先前一樣，將數(shù)據(jù)向存儲(chǔ)元件內(nèi)編程時(shí)，由圖7(b)可知，首先將與存儲(chǔ)元件的控制柵極連接的所有行線WL1-WLn設(shè)定0V，給基板加上高電壓，使從所有的存儲(chǔ)元件的浮柵極向基板發(fā)射電子。將數(shù)據(jù)向存儲(chǔ)元件內(nèi)編程時(shí)，和先前一樣，將信號(hào)Φ設(shè)定為0V，使晶體管10截止，將存儲(chǔ)元件束與基準(zhǔn)電位分離。然后，將供給選擇晶體管T1，T2的信號(hào)S1，S2都設(shè)定為高電位V1(t1)。并且，將與所選擇的存儲(chǔ)單元組件對(duì)應(yīng)的所有行線WL1-WLn設(shè)定為電位V2。將電位V3供給列線D1，D2，使存儲(chǔ)單元組件從電位V3充電。然后，使信號(hào)S2成為0V，使進(jìn)行寫(xiě)入動(dòng)作一側(cè)的選擇晶體管T2截止。即，在圖7(a)中，向右側(cè)的存儲(chǔ)單元組件MB(2)，MB(4)內(nèi)進(jìn)行編程時(shí)，將信號(hào)S2設(shè)定為0V，使右側(cè)的選擇晶體管T2(2)，T2(4)截止。由于晶體管10也處在截止?fàn)顟B(tài)，所以，右側(cè)的存儲(chǔ)單元組件MB(2)，MB(4)仍然具有從電位V3充電后的電位。此后，通過(guò)將列線D1，D2的電位設(shè)定為0V或設(shè)定為電位V3，和先前一樣，向左側(cè)的存儲(chǔ)單元組件MB(1)、MB(3)進(jìn)行編程。由于右側(cè)的存儲(chǔ)單元組件MB(2)，MB(4)在從電位V3進(jìn)行充電，所以，即使將行線WL設(shè)定為高電位V1，浮柵極與基板(溝道)之間的電位差也不會(huì)達(dá)到足以發(fā)生隧道效應(yīng)的數(shù)值，從而不會(huì)向浮柵極極注入電子。在時(shí)刻t2，分別將行線WLn設(shè)定為高電位V1，將非選擇的行線WL設(shè)定為比V1低的V2電位，將列線D1設(shè)定為0V，將列線D2設(shè)定為電位V3。所以，只有存儲(chǔ)元件Mn(1)的浮柵極與基板(溝道)之間的電位差達(dá)到足以發(fā)生隧道效應(yīng)的數(shù)值，才能從基板向浮柵極注入電子。同樣，在時(shí)刻t3，向存儲(chǔ)元件M2(1)的浮柵極注入電子，在時(shí)刻t4向存儲(chǔ)元件M1(1)的浮柵極注入電子。
如上所述，按照本實(shí)施例，由于追加了本實(shí)施例所特有的編程順序，也就是說(shuō)，追加了如下編程順序?qū)⑾噜彽?個(gè)存儲(chǔ)單元組件共同與1條列線連接，對(duì)非選擇的存儲(chǔ)單元組件從電位V3充電，以使浮柵極與基板之間不會(huì)發(fā)生隧道效應(yīng)，然后使非選擇的存儲(chǔ)單元組件的選擇晶體管截止，從而使非選擇的存儲(chǔ)單元組件保持該充電電位，所以，可以使相鄰的存儲(chǔ)單元組件共用1條列線。因此，可使列線的數(shù)量減為先前的一半，從而相鄰的存儲(chǔ)單元組件之間的存儲(chǔ)單元組件與列線的連接部就不決定存儲(chǔ)單元陣列的占有面積了。
另外，列線的電位也可以不像上述那樣為0V。為了使從電位V3充到的電位不會(huì)通過(guò)寄生場(chǎng)控晶體管向鄰近的0V列線放電，希望保持為1V，2V左右的電位。
下面，說(shuō)明本發(fā)明的第3發(fā)明的實(shí)施例。該實(shí)施例是用于抑制向浮柵極的電子的注入量的差異的。
在說(shuō)明本實(shí)施例之前，先說(shuō)明一下本發(fā)明的第3發(fā)明的概要。
本發(fā)明的第3發(fā)明是通過(guò)在每次用于檢查存儲(chǔ)元件的閾值電壓而進(jìn)行數(shù)據(jù)讀取時(shí)，都使供給存儲(chǔ)元件的控制柵極的高電壓大于前次的電壓值，從而達(dá)到上述目的的。即，如上所述，由于在制造工藝中的差異，柵極絕緣膜的膜壓在每個(gè)存儲(chǔ)元件中是不一致的。由于這種差異，就會(huì)造成向浮極極的電子注入量不同。如果想使各個(gè)存儲(chǔ)元件的閾值電壓相等，必須根據(jù)柵極絕緣膜的不同而改變加到行線(即存儲(chǔ)元件的控制柵極)上的電壓值。先前，由于對(duì)所有的存儲(chǔ)元件都給控制柵極加上同一電壓而進(jìn)行電子注入，所以，存儲(chǔ)元件的閾值電壓發(fā)生起伏波動(dòng)偏差。與此相反，在本發(fā)明的第3發(fā)明中，向存儲(chǔ)元件的浮柵極注入電子時(shí)，在給行線加上高電壓的同時(shí)，將要注入電子的存儲(chǔ)元件所連接的列線設(shè)定為OV。另一方面，為了使浮柵極與溝道之間的電場(chǎng)減小到不致發(fā)生隧道效應(yīng)的程度，將不注入電子的存儲(chǔ)元件所連接的列線設(shè)定為指定的電壓V3。這樣，給行線加上高電壓，將列線設(shè)定為0V或V3，便在指定的期間選擇性地向存儲(chǔ)元件的浮柵極注入電子。然后，進(jìn)行用于檢查的數(shù)據(jù)讀取。當(dāng)存儲(chǔ)元件的閾值電壓達(dá)到指定值時(shí)，為了不再向該存儲(chǔ)元件注入更多的電子接著向其他存儲(chǔ)元件的浮柵極注入電子時(shí)，將該存儲(chǔ)元件所連接的列線設(shè)定為電壓V3。用于檢查的數(shù)據(jù)讀取，也和通常的數(shù)據(jù)讀取一樣，可以在將所選擇的行線設(shè)定為0V后，檢查存儲(chǔ)元件是否截止。在用于檢查的數(shù)據(jù)讀取結(jié)束之后，就給行線加上電壓比前次更高的高電壓。該高電壓例如可以比前次約高0.5V或1V。并且，可以將電子注入不充分的存儲(chǔ)元件所連接的列線設(shè)定為0V而進(jìn)行電子注入。進(jìn)而，將不想注入電子的存儲(chǔ)元件所連接的列線和已經(jīng)充入注入了電子的存儲(chǔ)元件所連接的列線分別設(shè)定為V3的電位，以使不向浮柵極進(jìn)行電子注入。在進(jìn)行此后的檢查讀取之后，將行線設(shè)定為更高的電壓。然后，與上述一樣，在將電子注入不充分的存儲(chǔ)元件所接的列線設(shè)定為0V進(jìn)行電子注入的同時(shí)，將不打算注入電子的存儲(chǔ)元件所連接的列線和充分進(jìn)行了電子注入的存儲(chǔ)元件所連接的列線設(shè)定為V3的電位，以使不向浮柵極進(jìn)行電子注入。順序反復(fù)進(jìn)行這樣的操作，每次都提高行線的電位。也就是說(shuō)，利用檢查讀取，在完成電子注入時(shí)，將列線的電位提高，以使不再進(jìn)行更多的電子注入，當(dāng)電子注入不充分時(shí)(這種情況有可能是將柵極絕緣膜制作厚了)就進(jìn)一步提高行線的電位，進(jìn)行電子注入。這樣，由于是順序提高行線的電位而向浮柵極進(jìn)行電子注入的，所以，對(duì)各個(gè)存儲(chǔ)元件都可以基本上在最佳的電位下進(jìn)行電子注入。
下面，參照?qǐng)D8說(shuō)明用于發(fā)生上述本發(fā)明的第3發(fā)明的行線電位的電路。圖8(a)是用于發(fā)生該行線電位的電位發(fā)生電路PG，圖8(b)是作為一個(gè)例子的行譯碼器RD，行譯碼器RD接收電位發(fā)生電路PG的輸出VP’，向選擇該VP’的行線輸出。圖8(a)的電路PG利用電阻分壓將指定的電位階梯式地順序形成從低電位到高電位，通過(guò)將信號(hào)1-5順序設(shè)定為邏輯“1”，在每次進(jìn)行編程時(shí)順序提高電位VP’而輸出。信號(hào)1-5為邏輯“1”時(shí)該電位為VP;信號(hào)1-5為邏輯“0”時(shí)該電位為接地電位即0V。
即，圖8(a)的電位發(fā)生電路PG在高壓端基準(zhǔn)電位VP與接地電位之間，串聯(lián)連接著電阻R，R1，…和晶體管T10。晶體管T1-T5的柵極與作為兩個(gè)電阻R，R的連接點(diǎn)的節(jié)點(diǎn)N1-N5相連接。這些晶體管T11-T5的一端與高壓端基準(zhǔn)電位VP連接，另一端分別通過(guò)晶體管T11-T55與輸出電位VP’的輸出端OUT1相連接。另外，電源電位VC通過(guò)耗盡型晶體管T6與輸出端OUT1連接。
另外，圖8(b)中的行譯碼器RD在接地電位與電源電位VC之間串聯(lián)連接著晶體管T21-T24。地址A加在晶體管T21-T23的柵極上。晶體管24的柵極接地。晶體管T24，T23之間的節(jié)點(diǎn)N10，通過(guò)柵極與連接的晶體管T25與節(jié)點(diǎn)N11即晶體管T27，T28的柵極相連接。這兩個(gè)晶體管T27，T28串聯(lián)連接在從圖8(a)的電路PG輸出的電位VP’與接地電位之間。這兩個(gè)晶體管T27，T28的連接點(diǎn)(節(jié)點(diǎn)N12)成為輸出端OUT2，與行線連接。另外，晶體管T26連接在電位VP’與節(jié)點(diǎn)N11之間。節(jié)點(diǎn)N12與該晶體管T26的柵極相連接。這里，晶體管T24，T26，T27為P型溝道晶體管。
向浮柵極注入電子時(shí)，將信號(hào)P設(shè)定為邏輯“1”，將信號(hào)/P設(shè)定為邏輯“0”。然后，信號(hào)1-5順序成為邏輯“1”，每次進(jìn)行編程時(shí)，順序輸出電位VP’。
用于進(jìn)行檢查的數(shù)據(jù)讀取時(shí)和通常的讀取時(shí)，信號(hào)P成為邏輯“0”，信號(hào)/P成為邏輯“1”，VP’輸出VC。圖9和圖10是用于產(chǎn)生信號(hào)1-5的電路，圖11是圖9、圖10的各節(jié)點(diǎn)的信號(hào)波形。圖9的電路是分別具有3個(gè)“或非”電路的組件B1，B2，…多級(jí)串聯(lián)連接而成的。即，在組件B1中，一對(duì)“或非”電路NOR11，NOR12中一方的“或非”電路的輸出端與另一方的“或非”電路的一個(gè)輸入端相連接，構(gòu)成觸發(fā)電路。信號(hào)P加到“或非”電路NOR11的另一個(gè)輸入端。信號(hào)CL加到“或非”電路NOR12的另一個(gè)輸入端。“或非”電路NOR11的輸出加到“或非”電路NOR1的一個(gè)輸入端，信號(hào)S2加到“或非”電路NOR1的另一個(gè)輸出端。這樣，就構(gòu)成了組件B1。其它組件B2，B3，…基本上是同樣的結(jié)構(gòu)。但是，在“非或”電路NOR1，NOR2，…中，序號(hào)為奇數(shù)的輸入信號(hào)S2，序號(hào)為偶數(shù)的輸入信號(hào)S1。并且，這些組件B1，B2，…串聯(lián)連接時(shí)，圖9中使各組件前級(jí)的“或非”電路NOR1，NOR2，…的輸出分別加到后級(jí)組個(gè)中級(jí)“或非”電路NOR21，NOR31，…的輸入端。從而，從奇數(shù)級(jí)的組件B1，B3，…的下級(jí)及中級(jí)“或非”電路NOR12，NOR32，…;NOR11，NOR31，…分別可以得到信號(hào)1，/1;2，/2，…。
圖10的電路是根據(jù)信號(hào)n’產(chǎn)生信號(hào)n的電路。在該電路中，輸入端(節(jié)點(diǎn)NO)與P型溝道晶體管T1、N型溝道晶體管T2的柵極連接。這兩個(gè)晶體管T1，T2的串聯(lián)電路和N型溝道晶體管T8連接在電源電位VC與接地電位之間。信號(hào)P供給晶體管T8的柵極。這兩個(gè)晶體管T1，T2之間的節(jié)點(diǎn)N1通過(guò)N型溝道晶體管T4與節(jié)點(diǎn)N2即P型溝道晶體管T6、N型溝道晶體管T7的柵極連接。電源電位VC供給晶體管T4的柵極。晶體管T6，T7串聯(lián)連接在高壓電源電位VP與接地電位之間。晶體管T6，T7的中間節(jié)點(diǎn)N3成為輸出端，輸出信號(hào)n。P型溝道晶體管T3接在電源電位VC與節(jié)點(diǎn)N1之間，信號(hào)P加在其柵極上。此外，P型溝道晶體管T5接在高壓電源VP與節(jié)點(diǎn)N2之間，其柵極與節(jié)點(diǎn)N3連接。
由圖11可知，開(kāi)始向浮柵極注入電子時(shí)，信號(hào)CL成為邏輯“1”(t1)，將圖9的電路中的觸發(fā)器初始化。然后，信號(hào)P成為邏輯“1”(t2)，接收到該信號(hào)時(shí)，信號(hào)S1成為邏輯“0”(t2)。信號(hào)1’由信號(hào)P設(shè)定為邏輯“1”，利用圖10所示的電路，VP作為邏輯“1”的信號(hào)而輸出。如前所述，輸出信號(hào)2-5的電路結(jié)構(gòu)也相同，所以將輸入信號(hào)2’，3’，4’，5’作為2，3，4，5而輸出。當(dāng)超過(guò)指定的時(shí)間時(shí)，信號(hào)P成為邏輯“0”(t3)，停止向浮柵極注入電子。接收到信號(hào)P成為邏輯“0”時(shí)，信號(hào)S2成為邏輯“0”。在信號(hào)P成為邏輯“0”的期間(t3)，進(jìn)行用于檢查向浮柵極的電子注入狀態(tài)的數(shù)據(jù)讀取(t3)。如前所述，將充分進(jìn)行電子注入的存儲(chǔ)元件所連接的列線設(shè)定為V3的電位，以使不能向浮柵極進(jìn)行電子注入。在本示例中，信號(hào)1-4成為邏輯“1”時(shí)分別只進(jìn)行一次電子注入，但是，也可以反復(fù)進(jìn)行2次或3次。
當(dāng)數(shù)據(jù)讀取結(jié)束，并將充分向浮柵極注入電子的存儲(chǔ)元件所連接的列線設(shè)定為V3的電位時(shí)，信號(hào)P再次成為邏輯“1”(t4)。接收到該信號(hào)時(shí)，信號(hào)S1成為邏輯“0”，從而使信號(hào)2’成為邏輯“1”。與此同時(shí)，信號(hào)2也成為邏輯“1”，將VP’設(shè)定為比前次高的值。當(dāng)超過(guò)指定的時(shí)間后，信號(hào)P成為邏輯“0”(t5)，接收到該信號(hào)時(shí)，信號(hào)S2成為邏輯“0”。然后，再次將充分注入電子的存儲(chǔ)元件所連接的列線設(shè)定為V3的電位，以使不能進(jìn)行向浮柵極注入電子。反復(fù)進(jìn)行該電子注入和電子注入狀態(tài)的檢查。并且，當(dāng)信號(hào)5成為邏輯“1”的VP’的電位成為最高狀態(tài)時(shí)(t6)，在信號(hào)5’為邏輯“1”的狀態(tài)下，反復(fù)進(jìn)行電子注入和電子注入狀態(tài)的檢查，直至向所有的存儲(chǔ)元件的浮柵極充分注入了電子、存儲(chǔ)元件的閾值電壓成為指定值。在圖11的例子中，信號(hào)5兩次成為邏輯“1”，進(jìn)行了兩次VP’成為最高電位狀態(tài)的電子注入。
當(dāng)應(yīng)注入電子的所有存儲(chǔ)元件的閾值電壓達(dá)到指定值時(shí)，停止電子注入和用于檢查電子注入量的數(shù)據(jù)讀取，信號(hào)CL成為邏輯“1”(t7)，圖9的電路中的觸發(fā)器回到初始狀態(tài)。
這樣，按照本實(shí)施例，順序提高用于注入是子的電壓值，每次都檢查電子的注入量，從達(dá)到指定的閾值電壓的存儲(chǔ)元件開(kāi)始，輪流停止電子注入，所以，可以吸收因?yàn)樵谥圃旃に囍械牟町愃斐傻臇艠O絕緣膜的厚度差別等。于是，可將各個(gè)存儲(chǔ)元件設(shè)定為最佳的閾值電壓。這樣，便可使電子注入結(jié)束之后存儲(chǔ)元件的閾值電壓差別小于現(xiàn)有裝置。因此，可以提供比先有裝置讀取速度更快的非易失性半導(dǎo)體存儲(chǔ)器。
圖12是用于發(fā)生本發(fā)明的第3發(fā)明的電壓VP’的另一個(gè)實(shí)施例。本實(shí)施例利用信號(hào)1-5輸入柵極的N型溝道晶體管T1-T5與泄放電路LC的電流之比決定VP’的電位。在該電路中，晶體管T1-T5連接在高壓電源電位VP與公共節(jié)點(diǎn)N之間，并且，將N型溝道耗盡型晶體管T0接在電源電位VC與公共節(jié)點(diǎn)N之間。信號(hào)1-5，/P分別供給晶體管T1-T5，T0的柵極。泄放電路LC接在公共節(jié)點(diǎn)N與接地電位之間。并且，從該公共節(jié)點(diǎn)N提取電位VP’。
在該電路中，信號(hào)1-5順序成為邏輯“1”。所以，信號(hào)1成為邏輯“1”時(shí)，電位VP’最低，信號(hào)1-5全成為邏輯“1”時(shí)，電位VP’最高。該信號(hào)1-5由上述圖9，圖10所示的電路供給。
在上述實(shí)施例中，將用于向存儲(chǔ)元件的浮柵極注入電子的電壓設(shè)定為5種，順序提高。但是，不必是5種，可以根據(jù)制造工藝設(shè)定為最佳的數(shù)量。本發(fā)明的本質(zhì)是順序提高注入電子的電壓，借此使各存儲(chǔ)元件在最佳的電壓下注入電子，但是，不限上述實(shí)施例的電路。
下面，說(shuō)明本發(fā)明的第4發(fā)明的實(shí)施例。
本實(shí)施例涉及讀取速度快的閃蒸EEPROM。
在參照

本實(shí)施例之前，先簡(jiǎn)要地說(shuō)明本發(fā)明的第4發(fā)明。
本發(fā)明將高電壓加到存儲(chǔ)元件的控制柵極和漏極上，流過(guò)隧道電流，并借此發(fā)生熱電子，寫(xiě)入二進(jìn)制數(shù)據(jù)中的一種數(shù)據(jù)，所以，與先有的利用隧道效應(yīng)從浮柵極吸出電子從而寫(xiě)入二進(jìn)制數(shù)據(jù)中的一種數(shù)據(jù)的方式相比，可以減小存儲(chǔ)元件的閾值電壓的差別，從而可以實(shí)現(xiàn)讀取速度更快的閃蒸EEPROM。
在本發(fā)明中，采用存儲(chǔ)單元陣列的方案和電路結(jié)構(gòu)，以使在存儲(chǔ)元件的閾值電壓為負(fù)值時(shí)也可以向存儲(chǔ)元件內(nèi)寫(xiě)入數(shù)據(jù)。
即，在本發(fā)明中，首先將存儲(chǔ)元件的控制柵極設(shè)定為0V，將高電壓加到存儲(chǔ)元件的漏極或形成存儲(chǔ)元件的半導(dǎo)體基板上。這樣，利用隧道效應(yīng)便從浮柵極向漏極或溝道區(qū)域發(fā)射電子。這時(shí)，由于存儲(chǔ)元件的閾值電壓成為負(fù)值也可以，所以，發(fā)射電子使所有的存儲(chǔ)元件的閾值電壓成為負(fù)值。然后，給存儲(chǔ)元件的行線和指定數(shù)量的存儲(chǔ)元件的漏極加上高電壓，使存儲(chǔ)元件流過(guò)隧道電流，從溝道區(qū)域向浮柵極注入電子，從而向存儲(chǔ)元件寫(xiě)入二進(jìn)制數(shù)據(jù)的一種數(shù)據(jù)。之后，將寫(xiě)入了數(shù)據(jù)的存儲(chǔ)元件的行線設(shè)定為指定的值，與此同時(shí)，從多個(gè)寫(xiě)入了數(shù)據(jù)的存儲(chǔ)元件同時(shí)讀取數(shù)據(jù)。反復(fù)進(jìn)行該數(shù)據(jù)的寫(xiě)入和數(shù)據(jù)的讀取，當(dāng)存儲(chǔ)元件達(dá)到指定的閾值電壓時(shí)，便停止寫(xiě)入。通常，將高電壓加到漏極和控制柵極上以后，流過(guò)隧道電流并從溝道區(qū)域向浮柵極注入電子時(shí)，注入后的存儲(chǔ)元件的閾值電壓與加到控制柵極上的電壓值成正比。即，如果加到控制柵極上的電壓值高，電子就大量地注入浮柵極，注入后的閾值電壓就增高。另一方面，如果加到控制柵極上的電壓比該值低，向浮柵極注入的電子量就減少，于是注入后的閾值電壓也降低。在本發(fā)明中，使加到存儲(chǔ)元件的控制柵極上的電壓為某一較低的數(shù)值，在該電壓下向存儲(chǔ)元件的浮柵極注入電子。所以，可以減小存儲(chǔ)元件的閾值電壓的差別，同時(shí)可以將存儲(chǔ)元件的閾值電壓控制為較小的正值。而且，注入后的讀取也對(duì)少數(shù)存儲(chǔ)元件進(jìn)行，對(duì)這些存儲(chǔ)元件，反復(fù)進(jìn)行寫(xiě)入和讀取，所以，可以進(jìn)一步減小存儲(chǔ)元件間的閾值電壓的差別。當(dāng)結(jié)束向所有的存儲(chǔ)元件浮柵極注入電子，從而完成向所有的存儲(chǔ)元件寫(xiě)入上述二進(jìn)制數(shù)據(jù)的數(shù)據(jù)時(shí)，這次便將更高的高電壓加到控制柵極上，并選擇性地將高電壓加到漏極上，向浮柵極注入電子，從而選擇性地寫(xiě)入二進(jìn)制數(shù)據(jù)的數(shù)據(jù)。這樣，就與應(yīng)寫(xiě)入的二進(jìn)制數(shù)據(jù)對(duì)應(yīng)地將數(shù)據(jù)寫(xiě)入所存的存儲(chǔ)元件內(nèi)。將第1次向浮柵極注入電子后的存儲(chǔ)元件的閾值電壓值設(shè)定得在控制柵極為0V的非選擇狀態(tài)時(shí)，使存儲(chǔ)元件截止，在給控制柵極加上例如約5V的選擇狀態(tài)時(shí)，使存儲(chǔ)元件導(dǎo)通。使第2次注入電子時(shí)控制柵極的電位高于第1次，可使注入電子后的存儲(chǔ)元件的閾值電壓提高到在被選擇時(shí)不致導(dǎo)通的程度。這樣，利用存儲(chǔ)元件被選擇時(shí)是導(dǎo)通還是截止而存儲(chǔ)二進(jìn)制數(shù)據(jù)中的一種數(shù)據(jù)和另一種數(shù)據(jù)。
下面，參照?qǐng)D13說(shuō)明上述本發(fā)明的第4發(fā)明的實(shí)施例。圖13是本實(shí)施例的閃蒸EEPROM的存儲(chǔ)單元陣列的一個(gè)例子。圖13(a)是平面圖，圖13(b)是沿A-A’線的剖面圖，圖13(c)是沿B-B’線的剖面圖，圖13(d)是沿C-C’線的剖面圖，圖13(e)是它的符號(hào)圖。在與圖33相同的地方標(biāo)以相同的序號(hào)進(jìn)行說(shuō)明。1是行線，形成存儲(chǔ)元件的控制柵極。2是浮柵極，3是溝道區(qū)域，4是柵極絕緣膜。5是例如用鋁制成的列線。相鄰的存儲(chǔ)元件所共用的漏極6與列線5相連接。8是例如用鋁制作的用于供給基準(zhǔn)電位(例如接地電位)的配線，通過(guò)晶體管10在連接位置9與相鄰的存儲(chǔ)元件所共用的存儲(chǔ)元件的源極7相連接。Sb是P型半導(dǎo)體基板。
在這樣構(gòu)成的本發(fā)明的第4發(fā)明的實(shí)施例中，由于存儲(chǔ)元件的源極通過(guò)晶體管10與基準(zhǔn)電位連接，所以，即使存儲(chǔ)元件的閾值電壓成為負(fù)值，列線的電位也不會(huì)下降。當(dāng)向發(fā)射電子后閾值電壓在為負(fù)值的存儲(chǔ)元件注入電子時(shí)，對(duì)將存儲(chǔ)元件的源極7夾在中間的相鄰的兩個(gè)存儲(chǔ)元件同時(shí)進(jìn)行。并且，對(duì)每個(gè)由同時(shí)注入電子的存儲(chǔ)元件構(gòu)成的組件設(shè)置配線8，該配線8和與該配線8連接的具有同時(shí)注入電子的存儲(chǔ)元件的組件與其它組件由源極區(qū)域7分割開(kāi)。由于晶體管10處于截止?fàn)顟B(tài)，所以，即使在存儲(chǔ)元件閾值電壓為勻值時(shí)行線為0V的非選擇組件已導(dǎo)通，列線與和設(shè)定為基準(zhǔn)電壓的非選擇的組件對(duì)應(yīng)的配線8之間也不會(huì)形成電流通路。所以，電流通過(guò)同樣導(dǎo)通的晶體管10流過(guò)行線設(shè)定為高電壓的所選擇的存儲(chǔ)元件，從而向存儲(chǔ)元件的浮柵極注入電子。即，在本發(fā)明中，由于同時(shí)向多個(gè)將源極7夾在中間的相鄰配置的存儲(chǔ)元件注入電子，所以，可以只使與這些同時(shí)注入電子的存儲(chǔ)元件對(duì)應(yīng)的晶體管10導(dǎo)通，從而可以只使所選擇的存儲(chǔ)元件與基準(zhǔn)電位連接。如上所述，可以同時(shí)向?qū)⒃礃O夾在中間的存儲(chǔ)元件注入電子，也可以向與晶體管10對(duì)應(yīng)的連接在同一行的存儲(chǔ)元件的組件注入電子。
下面，參照?qǐng)D14更詳細(xì)地說(shuō)明本發(fā)明的第4發(fā)明的一個(gè)實(shí)施例。圖14是與圖13所示的結(jié)構(gòu)等效的使用存儲(chǔ)組件MB構(gòu)成的存儲(chǔ)裝置。該存儲(chǔ)組件MB是用點(diǎn)畫(huà)線包圍的在P型勢(shì)阱上構(gòu)成的。從端子VE向該P(yáng)型勢(shì)阱提供電壓。該存儲(chǔ)組件MB上的行線WL1，WL2，…，WLn與行譯碼器RD連接。該存儲(chǔ)組件MB中的存儲(chǔ)元件分割為多個(gè)組件B1，B2，…。各組件B1，B2，…中具有用于提供基準(zhǔn)電位的晶體管串100A，100A，…。這些晶體管串100A，100A，…都與基準(zhǔn)電位VS連接。各晶體管串100A具有多個(gè)晶體管100，100，…。各組件B1，B2，…中的列線5，5，…通過(guò)晶體管200，201，…都與節(jié)點(diǎn)N1連接。列譯碼器CD1的輸出與這些晶體管200，201，…的柵極連接。上述節(jié)點(diǎn)N1，N1，…通過(guò)晶體管300，301，…都與節(jié)點(diǎn)N2連接。該節(jié)點(diǎn)N2與負(fù)載電路/讀出放大器LCSA及數(shù)據(jù)輸入電路DIN連接。數(shù)據(jù)Din從輸入端IN輸給該數(shù)據(jù)輸入電路DIN。
在圖14的裝置中，當(dāng)從存儲(chǔ)元件的浮柵極發(fā)射電子時(shí)，將行線WL1-WLn設(shè)定為0V，向VE供給高電壓，從而給P型勢(shì)阱加上高電壓。與此同時(shí)，在存儲(chǔ)元件的浮柵極上積累的電子便從浮柵極向勢(shì)阱發(fā)射。結(jié)果，所有的存儲(chǔ)元件的閾值電壓成為負(fù)值。然后，向這些閾值電壓為負(fù)值的存儲(chǔ)元件的浮柵極注入電子。該電子注入在調(diào)整供給控制柵極的電壓值后向浮極極注入電子，以使存儲(chǔ)元件在非選擇時(shí)截止，被選擇時(shí)導(dǎo)通?；鶞?zhǔn)電位VS通過(guò)晶體管100供給存儲(chǔ)元件，通過(guò)晶體管100供給的基準(zhǔn)電位可以公用。例如，可以對(duì)與行線WL1，WL2連接的存儲(chǔ)元件同時(shí)進(jìn)行。這時(shí)，由列譯碼器CD1控制的晶體管200，201，…，200m同時(shí)導(dǎo)通。由列譯碼器CD2的輸出控制的晶體管300，301，302，…只有其中被選擇的1個(gè)晶體管導(dǎo)通，其余的非選擇的晶體管均截止。這樣，為了向存儲(chǔ)元件的浮柵極注入電子，對(duì)于作為對(duì)象的存儲(chǔ)元件的漏極，從數(shù)據(jù)輸入電路DIN輸入的高電壓供給與晶體管100對(duì)應(yīng)的組件B1，B2，…中所選擇的1個(gè)?，F(xiàn)在，假設(shè)選擇組件B1，行線WL1，WL2設(shè)定為所選擇的高電壓。這時(shí)，與行線WL1，WL2連接的晶體管100(1)，100(2)導(dǎo)通，并且基準(zhǔn)電位VS通過(guò)導(dǎo)通的晶體管100(1)，100(2)供給與行線WL1，WL2連接的存儲(chǔ)元件的源極。借助從數(shù)據(jù)輸入電路DIN輸出的高電壓，電流從數(shù)據(jù)輸入電路DIN通過(guò)晶體管300、晶體管200，201，…，200m、存儲(chǔ)元件、導(dǎo)通的晶體管100(1)，100(2)流入基準(zhǔn)電位VS，從而向浮柵極注入電子。由于行線WL1，WL2設(shè)定為適當(dāng)?shù)母唠妷?，所以，不?huì)向浮柵極過(guò)量地注入電子，而只向浮柵極注入電子到由浮柵極與控制柵極的電容耦合、浮柵極與漏極的電容耦合、浮柵極與溝道的電容耦合、浮柵極與源極的電容耦合以及控制柵極和漏極的電位所決定的量值為止。所以，在電子注入達(dá)到飽和之前可以使該狀態(tài)持續(xù)長(zhǎng)時(shí)間，但是，為了縮短這時(shí)的電子注入時(shí)間，而將進(jìn)行注入電子的時(shí)間設(shè)定得較短，并且每次都檢查電子的注入量，只要在注入量達(dá)到適當(dāng)?shù)臄?shù)量時(shí)就停止電子的注入，便可在短時(shí)間內(nèi)完成注入。這種檢查可以將進(jìn)行電子注入的兩條行線的電位設(shè)定為比進(jìn)行正規(guī)讀取的電位低的指定值，從存儲(chǔ)元件進(jìn)行數(shù)據(jù)的讀取，并在進(jìn)行電子注入的存儲(chǔ)元件截止時(shí)停止。這種檢查既可以對(duì)進(jìn)行電子注入的多個(gè)存儲(chǔ)元件同時(shí)進(jìn)行，也可以對(duì)每1個(gè)存儲(chǔ)元件進(jìn)行。
非選擇的行線例如WLn，WLn-1設(shè)定為0V。所以，與這兩條行線連接的晶體管100(n)，100(n-1)截止，與行線WLn，WL(n-1)連接的存儲(chǔ)元件的源極與基準(zhǔn)電位VS斷開(kāi)。從而不會(huì)通過(guò)與非選擇的行線連接的存儲(chǔ)元件流出電流，所選擇的存儲(chǔ)元件的漏極電位不會(huì)降低。所以，可以有效地進(jìn)行向浮柵極注入電子。
另外，在圖14的實(shí)施例中，在各個(gè)存儲(chǔ)組件B1，B2，…中，1條行線中只設(shè)了1個(gè)晶體管100，但是，并不限于1個(gè)，考慮到存儲(chǔ)元件的源極一側(cè)的電阻，最好是設(shè)定為最佳的個(gè)數(shù)。同樣，在各個(gè)存儲(chǔ)組件中，與1條行線連接的存儲(chǔ)元件的數(shù)量也應(yīng)設(shè)定為可以最有效地進(jìn)行電子注入的數(shù)量。但是，這時(shí)，在各個(gè)存儲(chǔ)組件中，如果減少與1條行線連接的存儲(chǔ)元件的數(shù)量，可以提高電子注入的效率，但是如此則會(huì)反而使芯片尺寸加大，提高成本，所以，從成本的角度考慮，還是應(yīng)設(shè)定為最佳的個(gè)數(shù)。
另外，如前所述，不必同時(shí)向與兩條行線相關(guān)的存儲(chǔ)元件注入電子，可以只將1條行線設(shè)定為高電壓，而向與1條行線設(shè)定為高電壓，而向與1條行線相關(guān)的存儲(chǔ)元件進(jìn)行電子注入。例如，假設(shè)選擇行線WL1，設(shè)定為高電壓，將其他非選擇的行線WL2，…，WLn設(shè)定為0V，如前所述，不會(huì)通過(guò)行線WL2以外的非選擇的行線流出電流。但是，由于行線WL1設(shè)定為高電壓，所以，與行線WL1連接的晶體管100導(dǎo)通。于是，基準(zhǔn)電位VS便提供給與行線WL1連接的存儲(chǔ)元件的源極，并借此也將基準(zhǔn)電位VS提供給與行線WL2連接的存儲(chǔ)元件的源極。將高電壓VE提供給P型勢(shì)阱、從浮柵極發(fā)射電子后，存儲(chǔ)元件的閾值電壓成為負(fù)值。因此，電流通過(guò)與行線WL2連接的存儲(chǔ)元件流入基準(zhǔn)電位VS。但是，這時(shí)，由于行線WL2為0V，所以通過(guò)與行線WL2連接的存儲(chǔ)元件流入基準(zhǔn)電位VS的電流遠(yuǎn)遠(yuǎn)小于將行線WL2也設(shè)定為高電壓即在同時(shí)將兩條行線設(shè)定為高電壓的情況下注入電子時(shí)流過(guò)與行線WL2連接的存儲(chǔ)元件的電流。所以，只將1條行線設(shè)定為高電壓，向存儲(chǔ)元件的浮柵極注入電子也不必?fù)?dān)心存儲(chǔ)元件的漏極電壓會(huì)下降。
這樣，將所有的存儲(chǔ)元件的閾值電壓設(shè)定為使存儲(chǔ)元件在非選擇時(shí)截止、被選擇時(shí)導(dǎo)通的數(shù)值，在寫(xiě)入二進(jìn)制數(shù)據(jù)的一種數(shù)據(jù)后，選擇性地逐個(gè)向存儲(chǔ)元件寫(xiě)入二進(jìn)制數(shù)據(jù)的另一種數(shù)據(jù)，向所有的存儲(chǔ)元件內(nèi)分別存儲(chǔ)對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)。這時(shí)，通常與熟知的舊有的NOR型EEPROM或者紫外線消去型的通常的EPROM一樣，寫(xiě)入數(shù)據(jù)。即，進(jìn)一步將1條所選擇的行線設(shè)定為高電壓，利用列譯碼器CD1使晶體管200，201，…，200m中的1個(gè)導(dǎo)通，利用列譯碼器CD2使晶體管300，301，302，…，中的1個(gè)導(dǎo)通，選擇1條列線。并且，給位于所選擇的行線與所選擇的列線的交點(diǎn)處的存儲(chǔ)元件的控制柵極和漏極上加上高電壓，進(jìn)一步向存儲(chǔ)元件的浮柵極注入電子，使存儲(chǔ)元件的閾值電壓升高，直至被選時(shí)截止為止。這樣，就選擇性地將二進(jìn)制數(shù)據(jù)的另一種數(shù)據(jù)寫(xiě)入各個(gè)存儲(chǔ)元件。在本實(shí)施例中，將存儲(chǔ)元件制作在P型勢(shì)阱上，將P型勢(shì)阱設(shè)定為高片壓，從浮柵極發(fā)射電子，使存儲(chǔ)元件的閾值電壓成為負(fù)值。但是，也可以不使用勢(shì)阱區(qū)域，像先有的情況那樣，將存儲(chǔ)元件的控制柵極(即行線)設(shè)定為0V，將高電壓供給存儲(chǔ)元件的漏極(即列線)使從浮柵極向漏極發(fā)射電子?；蛘邔⒋鎯?chǔ)元件的漏極、源極以及制作該存儲(chǔ)元件的半導(dǎo)體基板設(shè)定為0V，從行譯碼器向存儲(chǔ)元件的控制柵極即行線供給負(fù)電壓，從浮柵極向存儲(chǔ)元件的漏極、源極以及基板發(fā)射電子，也可以作各種應(yīng)用。
圖15(a)，(b)是從上述存儲(chǔ)元件的浮柵極發(fā)射電子時(shí)使用的用于發(fā)生電壓VE的最佳的不同電路的示例。例如，通過(guò)約100A的極薄的柵極絕緣膜利用隧道效應(yīng)向浮柵極注入電子或從浮柵極發(fā)射電子時(shí)，必須在柵極絕緣膜上加上足以產(chǎn)生隧道效應(yīng)的電場(chǎng)，但是，如所周知，如果急劇地將強(qiáng)電場(chǎng)加到柵極絕緣膜上，將加速柵極絕緣膜的劣化變質(zhì)。所以，在向浮柵極注入電子時(shí)應(yīng)逐漸地提高加到控制柵極上的電壓。另外，在從浮柵極發(fā)射電子時(shí)，也應(yīng)逐漸地提高加到勢(shì)阱上的電壓VE。圖15(a)，(b)是用于發(fā)生上述電壓VE的最佳的電路例子。
首先，在圖15(a)中，具有晶體管T1-T6的電平移位電路500與加上了信號(hào)E的輸入端IN連接。該電路500是和從圖10所示的電路圖中省掉晶體管T3及T8的電路結(jié)構(gòu)相同的電路，該電路500是用于將電源VC(例如5V)電平的信號(hào)進(jìn)行電平移位為高電壓VP電平的信號(hào)的電路。N型溝道晶體管402、P型溝道晶體管403、P型溝道晶體管410和N型溝道晶體管411的柵極與該電路500的輸出部的節(jié)點(diǎn)N1連接。晶體管403，402串聯(lián)連接在高電壓VP與接地電位之間。N型溝道耗盡型晶體管401、P型溝道晶體管400串聯(lián)連接在晶體管403和402的連接點(diǎn)即節(jié)點(diǎn)N2與高電壓VP之間。晶體管401的柵極與節(jié)點(diǎn)N2連接。晶體管400的柵極與晶體管401及400的連接點(diǎn)即節(jié)點(diǎn)N3連接。該節(jié)點(diǎn)N3與P型溝道晶體管405的柵極連接。該晶體管405和N型溝道晶體管406串聯(lián)連接在高電壓VP與接地電位之間。另一方面，上述晶體管410，411串聯(lián)連接在高電壓VP與接地電位之間。N型溝道耗盡型晶體管407、N型溝道晶體管408、N型溝道晶體管409串聯(lián)連接在晶體管410和411的連接點(diǎn)即節(jié)點(diǎn)N5與接地電位之間。晶體管407，408的柵極與這兩個(gè)晶體管的連接點(diǎn)即節(jié)點(diǎn)N6連接。該節(jié)點(diǎn)N6與上述晶體管406的柵極連接。連接在電源VC與接地電位之間的反相器I2的輸出端與晶體管409的柵極連接。連接在電源VC與接地電位之間的反相器I1的輸出端與反相器I2的輸入端連接，反相器I1的輸入端與節(jié)點(diǎn)N4連接。該節(jié)點(diǎn)N4是晶體管405與406的連接點(diǎn)，輸出電壓VE。從浮柵極發(fā)射電子時(shí)，將供給輸入端IN的信號(hào)E設(shè)定為邏輯“1”。信號(hào)E通過(guò)電路500進(jìn)行電平移位，移位為高電壓VP電平的信號(hào)。即，當(dāng)信號(hào)E為邏輯“1”時(shí)，節(jié)點(diǎn)N1成為經(jīng)過(guò)電平移位的邏輯“1”，作為電壓VP而輸出。所以，晶體管402導(dǎo)通，晶體管403截止。即，電流通過(guò)晶體管400，401，402從電壓VP向接地電位流動(dòng)。該電流值由耗盡型N型溝道晶體管401決定，流過(guò)柵極與柵極和漏極相連接的P型溝道晶體管400的漏極相連接的晶體管405的電流，取決于流過(guò)晶體管400的電流。晶體管400和晶體管405構(gòu)成電流密勒電路，流過(guò)晶體管405的電流由晶體管405與晶體管400的晶體管尺寸之比所決定。即，利用晶體管405充電的VE的電位上升速度，可以通過(guò)調(diào)整流過(guò)晶體管401的電流來(lái)調(diào)整。同樣，使VE放電時(shí)，通過(guò)調(diào)整流過(guò)晶體管407的電流可以改變流過(guò)晶體管406的電流，于是，利用晶體管407的尺寸可以任意調(diào)整VE的放電速度。
信號(hào)E成為邏輯“0”，使VE放電時(shí)，節(jié)點(diǎn)N1成為邏輯“0”，晶體管411截止，晶體管410導(dǎo)通。VE充電時(shí)，該VE通過(guò)反相器I1和反相器I2傳送到晶體管409的柵極，使晶體管409導(dǎo)通。于是，通過(guò)晶體管410，407，408，409形成從高電壓VP到接地電位的電流通路。當(dāng)VE放電到指定的電位以下時(shí)，反相器I1檢測(cè)到該狀態(tài)時(shí)，就使其輸出成為邏輯“1”。與此同時(shí)，反相器I2使其輸出成為邏輯“0”，從而使晶體管409截止。所以，當(dāng)VE下降到指定的電位以下時(shí)，通過(guò)晶體管410、407、408、409的電流通路消失，晶體管406的柵極通過(guò)晶體管410、407充電到VP，VE放電到接地電位。
當(dāng)VP是從外部供給的電源時(shí)，可以認(rèn)為電流的供給能力是很大的。所以，即使電流通過(guò)晶體管410、407、408、409流動(dòng)，VP也不會(huì)發(fā)生電壓降低。但是，利用VC在芯片內(nèi)部產(chǎn)生高電壓VP時(shí)，電流的供給能較小。所以，流過(guò)上述電流通路的電流將引起VP電位降低，從而有可能得不到充夠的高電壓。
其次，圖15(b)是對(duì)于在芯片內(nèi)部發(fā)生高電壓并利用該高電壓向浮柵極注入電子和從浮柵極發(fā)射電子的類型，最佳的用于發(fā)生VE的電路例子。圖15(b)的電路與圖15(a)的電路不同的地方是省去了晶體管T400，T401，將節(jié)點(diǎn)N2直接與晶體管405的柵極連接，將晶體管410的源極與VC連接，取代電源VP。其他結(jié)構(gòu)相同。在該電路中，內(nèi)部發(fā)生的VP，由內(nèi)部升壓電位發(fā)生電路所決定的電壓升高速度慢，所以，不必利用圖15(a)所示的晶體管400，401調(diào)整電位的升高速度。從而可以省去晶體管400，401。于是，就沒(méi)有通過(guò)這兩個(gè)晶體管流出的電流。另外，在圖15(a)中，將晶體管410的源極與VP連接，但是，在圖15(b)中，改變?yōu)閷⑺cVC連接，所以，晶體管410、407、408、409的電流通路便處于VC與接地電位之間，沒(méi)有了電流從VP流出的通路。所以，可以充分利用由芯片內(nèi)部的電壓提升電路發(fā)生的內(nèi)部高電壓。
圖16是行譯碼器電路的一個(gè)例示子。晶體管T0-T4串聯(lián)連接在電源SW與接地電位之間。P型溝道晶體管T0的柵極接地。地址A輸入N型溝道晶體管T1-T3的柵極。信號(hào)/E輸入N型溝道晶體管T4的柵極。晶體管T0，T1的連接點(diǎn)即節(jié)點(diǎn)N1分別與P型溝道晶體管T5及N型溝道晶體管T6的柵極連接。這兩個(gè)晶體管T5，T6連接在電源SW與接地電位之間，從晶體管T5，T6的連接點(diǎn)即節(jié)點(diǎn)N2輸出譯碼信號(hào)。從浮柵極發(fā)射電子時(shí)，信號(hào)/E成為邏輯“0”，將所有的行線WL設(shè)定為邏輯“0”，即0V。
圖17是用于發(fā)生圖16所示的行譯碼器電路的電源SW的電路的一個(gè)例子。圖中各節(jié)點(diǎn)的信號(hào)波形示于圖18。
由圖17可知，該電路將電阻R1，R2和N型溝道晶體管707串聯(lián)連接在電源電位VC與接地電位之間。信號(hào)CE加到晶體管707的柵極上。P型溝道晶體管708、P型溝道晶體管704、N型溝道晶體管705、N型溝道晶體管703串聯(lián)連接在電源電位VC與接地電位之間。信號(hào)V加在晶體管708的柵極上。晶體管704的柵極與上述電阻R1，R2的連接點(diǎn)即節(jié)點(diǎn)N1連接。信號(hào)/R加到晶體管705的柵極上。晶體管703的柵極與其源極連接。P型溝道晶體管710和N型溝道耗盡型晶體管711串聯(lián)連接在電源電位VC與上述晶體管704，705的連接點(diǎn)即節(jié)點(diǎn)N2之間。信號(hào)/R，R分別加到晶體管710，711的柵極上。N型溝道晶體管700-702連接在高壓電源電位VP與節(jié)點(diǎn)N2之間。信號(hào)W1加到晶體管700的柵極上。晶體管710，702的柵極分別與其漏極連接。N型溝道晶體管712連接在高壓電源電位VP與節(jié)點(diǎn)N2之間。并且，從節(jié)點(diǎn)N2得到電源SW。
由圖18可知，在從存儲(chǔ)元件的浮柵極發(fā)射電子的期間T1中，分別將信號(hào)/E設(shè)定為邏輯“0”，將信號(hào)R設(shè)定為邏輯“1”，將信號(hào)/R設(shè)定為邏輯“0”。這時(shí)，在電源SW出現(xiàn)VC的電位，由該電位VC使行譯碼器電路動(dòng)作。
向浮柵極注入電子，達(dá)到使存儲(chǔ)元件在非選擇時(shí)截止、被選擇時(shí)導(dǎo)通的閾值電壓，從而使所有的存儲(chǔ)元件都在一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)時(shí)，分別將信號(hào)/E設(shè)定為邏輯“1”，將信號(hào)W1設(shè)定為邏輯“1”，將信號(hào)R設(shè)定為邏輯“0”，將信號(hào)/R設(shè)定為邏輯“1”。與該信號(hào)W1的邏輯“1”對(duì)應(yīng)的電位是VP或者只比該VP高出1個(gè)N型溝道增強(qiáng)型晶體管的閾值電壓的數(shù)值。信號(hào)W1為VP電位時(shí)，電源SW的電位成為只比VP低N型溝道增強(qiáng)型晶體管700，701，702的閾值電壓之和的數(shù)值。該SW的電位設(shè)定為滿足上述存儲(chǔ)元件的閾值電壓條件的數(shù)值。如前所述，將該期間為短時(shí)間，順序反復(fù)進(jìn)行存儲(chǔ)元件的閾值電壓檢查和電子注入時(shí)，使信號(hào)V回到邏輯“1”(期間T3，T5)、使信號(hào)W1回到邏輯“0”后進(jìn)行。信號(hào)CE在芯片為選擇狀態(tài)時(shí)是邏輯“1”，晶體管704的柵極電位由電阻R1與電阻R2之間比決定，SW的電位設(shè)定為只比電阻R1與電阻R2的連接點(diǎn)即節(jié)點(diǎn)N1的電位低1個(gè)N型溝道晶體管的閾值電壓的電位。該電位SW供給所選擇的存儲(chǔ)元件的控制柵極，只要將使存儲(chǔ)元件截止就可以了。
另外，期間T6是向存儲(chǔ)元件的浮柵極注入電子直至上升到被選擇時(shí)截止的閾值電壓的期間。這時(shí)，信號(hào)W2設(shè)定為邏輯“1”，即設(shè)定為只比VP高1個(gè)N型溝道增強(qiáng)型晶體管的閾值電壓量的數(shù)值。這時(shí)，SW直接輸出VP電位，為了使被選擇時(shí)截止，向浮柵極注入足夠的電子。
期間T7，是通常的讀取模式，將信號(hào)R設(shè)定為邏輯“1”，將信號(hào)/R設(shè)定為邏輯“0”，從SW輸出VC。在期T2-T6，信號(hào)/R成為邏輯“1”，圖17的晶體管705導(dǎo)通，SW通過(guò)晶體管703放電。這兩個(gè)晶體管705，703是為了防止SW成為懸浮電狀態(tài)而設(shè)置的，也可以省略。
圖19是本發(fā)明的數(shù)據(jù)輸入電路DIN的一個(gè)示例。
輸入數(shù)據(jù)Din的輸入端IN與P型溝道晶體管811和N型溝道晶體管812的柵極連接。這兩個(gè)晶體管811，812串聯(lián)連接在電源電位VC與接地電位之間。這兩個(gè)晶體管811，812的連接點(diǎn)即節(jié)點(diǎn)N1與P型溝道晶體管813和N型溝道晶體管814的柵極連接。這兩個(gè)晶體管813，814和N型溝道晶體管815串聯(lián)連接電源電位VC與接地電位之間。信號(hào)W1加到晶體管815的柵極上。晶體管813，814的連接點(diǎn)即節(jié)點(diǎn)N2通過(guò)N型溝道晶體管818與節(jié)點(diǎn)N3連接。晶體管818的柵極與電源電位VC連接。P型溝道晶體管817連接在電源電位VC與節(jié)點(diǎn)N2之間，信號(hào)W1加到其柵極上。另外，P型溝道晶體管819連接在電源電位VC與節(jié)點(diǎn)N3之間，它的柵極與節(jié)點(diǎn)N4連接。節(jié)點(diǎn)N3與P型溝道晶體管821和N型溝道晶體管822的柵極連接，這兩個(gè)晶體管821，822串聯(lián)連接在電源電位VP(或VC)與接地電位之間。這兩個(gè)晶體管821，822的連接點(diǎn)與節(jié)點(diǎn)N4連接。
另外，上述節(jié)點(diǎn)N1與P型溝道晶體管823和N型溝道晶體管824的柵極連接。這兩個(gè)晶體管823，824和N型溝道晶體管825串聯(lián)連接在電源電位VC與接地電位之間。信號(hào)W2加到晶體管825的柵極上。晶體管823，824的連接點(diǎn)即節(jié)點(diǎn)N7通過(guò)N型溝道晶體管828與節(jié)點(diǎn)8連接。晶體管828的柵極與電源電位VC連接。信號(hào)W2加在其柵極上的P型溝道晶體管827連接在電源電位VC與節(jié)點(diǎn)N7之間。P型溝道晶體管829連接在電源電位VP(或VC)與節(jié)點(diǎn)N8之間。節(jié)點(diǎn)N9與晶體管829的柵極連接。上述節(jié)點(diǎn)N8與P型溝道晶體管831和N型溝道晶體管832的柵極連接。這兩個(gè)晶體管831，832串聯(lián)連接在電源電位VP(或VC)與接地電位之間。這兩個(gè)晶體管831，832的連接點(diǎn)與上述節(jié)點(diǎn)N9連接。該節(jié)點(diǎn)N9與N型溝道晶體管800的柵極連接。晶體管800連接在電源電位VP(或VC)與節(jié)點(diǎn)N10之間。N型溝道晶體管801連接在電源電位VP(或VC)與節(jié)點(diǎn)N10之間。節(jié)點(diǎn)N4與晶體管801的柵極連接。節(jié)點(diǎn)N10與圖14的節(jié)點(diǎn)N2對(duì)應(yīng)，從該節(jié)點(diǎn)N10向存儲(chǔ)元件傳送數(shù)據(jù)。
在上述電路中，向浮柵極注入電子時(shí)，由于浮柵極的電位也可以低于控制柵極的電位，所以，加到存儲(chǔ)元件的漏極上的電壓也可以不是VP而是VC。向浮柵極注入電子，在其一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)時(shí)，由于同時(shí)向多個(gè)存儲(chǔ)元件注入電子，所以，流過(guò)更多的電流。于是，在本實(shí)施例中，不論是在一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)時(shí)還是在另一側(cè)寫(xiě)入數(shù)據(jù)，都需要改變用于向存儲(chǔ)元件的漏極加電壓的晶體管。也就是說(shuō)，要使在一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)中時(shí)使用的晶體管的電流供給能力大于在另一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)時(shí)使用的晶體管的電流供給能力大。更詳細(xì)地說(shuō)，就是選擇多個(gè)存儲(chǔ)元件在其一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)時(shí)，將輸入Din設(shè)定為邏輯“0”，將信號(hào)W1設(shè)定為邏輯“1”。這時(shí)，晶體管801導(dǎo)通，將電壓加到存儲(chǔ)元件的漏極上。但是，要在另一側(cè)寫(xiě)入二進(jìn)制數(shù)據(jù)時(shí)，就要將輸入Din設(shè)定為邏輯“0”，將信號(hào)W2設(shè)定為邏輯“1”，使晶體管800導(dǎo)通，將電壓加到存儲(chǔ)元件的漏極上。如上所述，將晶體管801的電流供給能力設(shè)定得大于晶體管800的電流供給能力，使向多個(gè)存儲(chǔ)元件的浮柵極注入電子時(shí)保持足夠高的存儲(chǔ)元件的漏極電壓。
如上所述，按照本發(fā)明的實(shí)施例，是在從存儲(chǔ)元件的浮柵極發(fā)射電子使存儲(chǔ)元件的閾值電壓成為負(fù)值后，利用向存儲(chǔ)元件的浮柵極注入電子的辦法向所有的存儲(chǔ)元件的浮柵極注入電子來(lái)存儲(chǔ)二進(jìn)制數(shù)據(jù)中的，所以，可以將存儲(chǔ)元件的閾值電壓差別幅度抑制小，從而可以提高存儲(chǔ)元件的讀取速度。
下面，說(shuō)明本發(fā)明的第5發(fā)明的實(shí)施例。本實(shí)施例是為了防止因設(shè)置自鎖電路而增大芯片尺寸而構(gòu)成的。
下面，說(shuō)明本發(fā)明的第5發(fā)明的實(shí)施例。本實(shí)施例是為了防止因設(shè)置自鎖電路而增大芯片尺寸而構(gòu)成的。
在參照

本發(fā)明的第5發(fā)明的實(shí)施例之前，先簡(jiǎn)要地說(shuō)明一下本發(fā)明的第5發(fā)明。
本發(fā)明是根據(jù)利用隧道電流向上述EEPROM的存儲(chǔ)元件進(jìn)行數(shù)據(jù)的寫(xiě)入，并借此在向浮柵極注入電子時(shí)或者從浮柵極發(fā)射電子時(shí)幾乎不消耗電流而提出的。
在先有的EEPROM中，如前所述，將上述自鎖電路與存儲(chǔ)單元陣列相鄰地設(shè)置。所以，必須在存儲(chǔ)元件的間距中設(shè)置各個(gè)自鎖電路。于是，反過(guò)來(lái)便受到圖案設(shè)計(jì)的制約，從而使圖案的面積增大。在本第5發(fā)明中，通過(guò)將自鎖電路設(shè)置在遠(yuǎn)離存儲(chǔ)單元陣列的地方，可以自由地進(jìn)行自鎖電路的設(shè)計(jì)，從而可以有效地利用芯片的空親位置。這樣，便可使芯片尺寸比舊有的小。
下面，參照?qǐng)D20說(shuō)明本發(fā)明的第5發(fā)明的一個(gè)實(shí)施例。
由圖20可知，用于選擇該行的行譯碼器RD與存儲(chǔ)單元陣列MCA連接。存儲(chǔ)單元陣列MCA的各列線15通過(guò)列選通晶體管C1，C2，…與節(jié)點(diǎn)N1連接。各晶體管C1，C2，…由從第1列譯碼器CD1輸出的譯碼信號(hào)h1，h2，…選擇性地控制導(dǎo)通/截止。節(jié)點(diǎn)N1通過(guò)信號(hào)(R)/(/P)加在其柵極上的晶體管Q2與負(fù)載電路LC連接。該負(fù)載電路LC與讀出計(jì)大器SA連接。另外，上述節(jié)點(diǎn)N1通過(guò)信號(hào)(/R)/(P)加到其柵極上的晶體管Q1與節(jié)點(diǎn)N2連接。輸入數(shù)據(jù)Din通過(guò)自鎖電路輸給節(jié)點(diǎn)N2。從第2列譯碼器CD2輸出的譯碼信號(hào)h1’，h2’，…以及信號(hào)P輸給這些自鎖電路L，L，…。在本實(shí)施例中，向存儲(chǔ)元件寫(xiě)入的數(shù)據(jù)由自鎖電路L，L，…閂鎖。這些自鎖電路L，L設(shè)置與存儲(chǔ)單元陣列MCA不同的地方。向同一行的存儲(chǔ)元件寫(xiě)入的數(shù)據(jù)與第2列譯碼器CD2的輸出h1’，h2’，…對(duì)應(yīng)地按每個(gè)地址閂鎖在自鎖電路L，L，…內(nèi)。然后，將信號(hào)(/R)/(P)設(shè)定為高電位，使晶體管Q1導(dǎo)通。由第1列譯碼器CD1的輸出順序使列選通晶體管C1，C2，…導(dǎo)通。并且，利用第2列譯碼器CD2控制自鎖電路L，L，…。這樣，就從自鎖電路L，L，…向各存儲(chǔ)單元陣列傳送數(shù)據(jù)。各列線15根據(jù)自鎖電路L輸出的數(shù)據(jù)充電到高電壓或者放電。利用充電到的電位，從存儲(chǔ)元件的浮柵極發(fā)射電子。充電到的電位通過(guò)P-N結(jié)的泄放電流等逐漸地放電，電位逐漸下降。所以，每隔一定的期間，便利用第1列譯碼器CD1和第2列譯碼器CD2順序使列選通晶體管C1，C2，…導(dǎo)通，將從自鎖電路L，L，…輸出的數(shù)據(jù)向?qū)?yīng)的列線傳送。這樣，就不必與存儲(chǔ)單元陣列MCA相鄰地在各列中設(shè)置自鎖電路，可以將自鎖電路L，L，…輸出的數(shù)據(jù)向?qū)?yīng)的列線傳送。這樣，就不必與存儲(chǔ)單元陣列MCA相鄰地在各列中設(shè)置自鎖電路，可以將自鎖電路L，L，…設(shè)在任意的位置，從而可以減小自鎖電路在芯片上所占的面積。圖20所示的晶體管Q1，Q2，C1-Cm是N型溝道晶體管。
圖23示出了各信號(hào)的波形。寫(xiě)入數(shù)據(jù)時(shí)，將信號(hào)(/R)/(P)設(shè)定為高電壓(邏輯“1”)。(t1)第2列譯碼器CD2的輸出h1’，h2’，…，hm’為邏輯“1”時(shí)，將輸入的數(shù)據(jù)Din閂鎖在自鎖電路L，L，…內(nèi)(t2，t3，t4，…)。這時(shí)，將所有的存儲(chǔ)元件的柵極(即VCG)設(shè)定為高電壓，向所有的存儲(chǔ)元件的浮柵極注入電子(t1)。結(jié)束電子注入時(shí)，將VCG設(shè)定為0V，準(zhǔn)備下一次的電子發(fā)射。然后，順序?qū)⑿盘?hào)h1’，h2’，…，hm’和信號(hào)h1，h2，…，hm設(shè)定為高電壓(邏輯“1”)，信號(hào)P為邏輯“1”時(shí)，將閂鎖的數(shù)據(jù)向?qū)?yīng)的列線傳送(t2’，t3’，t4’)。列線15與閂鎖的數(shù)據(jù)對(duì)應(yīng)地，取設(shè)定為高電壓的狀態(tài)或進(jìn)仍然是0V的狀態(tài)。與設(shè)定為高電壓的列線連接的所選擇的存儲(chǔ)元件，仍然向浮柵極注入電子。這樣，便可寫(xiě)入數(shù)據(jù)。
圖21是本發(fā)明的第5發(fā)明的另一個(gè)實(shí)施例。本實(shí)施例與圖20所示的實(shí)施例不同的是各列線15中通過(guò)N型溝道晶體管Q3邊接著電容C，除此之外，與圖20相同。信號(hào)/R/P加到晶體管Q3的柵極上。
寫(xiě)入數(shù)據(jù)時(shí)，傳送了自鎖電路L輸出的數(shù)據(jù)后，列選通晶體管C1，C2，…導(dǎo)通。于是，各列線15便處于電懸浮狀態(tài)。所以，為了盡可能長(zhǎng)時(shí)間保持從自鎖電路L傳送來(lái)的數(shù)據(jù)，設(shè)置了電容。讀取數(shù)據(jù)時(shí)，使晶體管Q3截止。所以，該電容C不影響數(shù)據(jù)的讀取速度。
圖22是本發(fā)明的第5發(fā)明的另一個(gè)實(shí)施例。在圖22的例子中，省略了圖21中的自鎖電路。在圖20和圖21中，寫(xiě)入用的數(shù)據(jù)，暫時(shí)閂鎖到自鎖電路L內(nèi)后再寫(xiě)入。與此相反，在圖22的例中，未充置自鎖電路L，將輸入數(shù)據(jù)Din直接向各列線15傳送。即，為了將數(shù)據(jù)寫(xiě)入與各列對(duì)應(yīng)的存儲(chǔ)元件內(nèi)，順序供給輸入數(shù)據(jù)，順序使列選通晶體管C1，C2，…導(dǎo)通，從而將數(shù)據(jù)傳送給列線15。
圖24是圖22所示的非易失性半導(dǎo)體存儲(chǔ)器的各信號(hào)的波形。
由圖24可知，寫(xiě)入數(shù)據(jù)時(shí)，將信號(hào)(/R)/(P)設(shè)定為高電壓(邏輯“1”)，將信號(hào)(R)/(1P設(shè)定為邏輯“0”(t1)，然后，將所有的存儲(chǔ)元件的柵極(即VCG)設(shè)定為高電壓，向所有的存儲(chǔ)元件的浮柵極注入電子。當(dāng)結(jié)束該電子注入時(shí)，將VCG設(shè)定為0V，準(zhǔn)備進(jìn)行下一次的電子發(fā)射(t2)，將信號(hào)h1，h2，…，hm順序設(shè)定為高電壓(邏輯“1”)，將輸入的數(shù)據(jù)向?qū)?yīng)的列線傳送(t3-tm)，列線15與輸入的數(shù)據(jù)對(duì)應(yīng)地，取設(shè)定為高電壓的狀態(tài)或者仍然是0V的狀態(tài)。與設(shè)定為高電壓的列線15連接的所選擇的存儲(chǔ)元件從其浮柵極發(fā)射電子，與0V的列線15連接的所選擇的存儲(chǔ)元件仍然向浮柵極注入電子。這樣，便可寫(xiě)入數(shù)據(jù)。
圖25是本發(fā)明的另一個(gè)實(shí)施例，與圖22的實(shí)施例一樣，不使用自鎖電路L，與圖22的實(shí)施例相比增加了電路CIR。
即，在圖25中，電路CIR在高壓電源電位VP與節(jié)點(diǎn)N300之間連接著信號(hào)/Φ加在其柵極上的P型溝道晶體管901。P型溝道晶體管902與N型溝道晶體管903的串聯(lián)電路和P型溝道晶體管904與N型溝道晶體管905的串聯(lián)電路并聯(lián)連接在節(jié)點(diǎn)N300與節(jié)點(diǎn)N400之間。信號(hào)Φ1加到其柵極上的晶體管907連接在節(jié)點(diǎn)N400與接地電位之間。節(jié)點(diǎn)N200與晶體管902，903的連接點(diǎn)以及晶體管904，905的柵極連接。節(jié)點(diǎn)N100與晶體管904，905的連接點(diǎn)以及晶體管902，903的柵極連接。P型溝道晶體管911和N型溝道晶體管912相互并聯(lián)連接在節(jié)點(diǎn)N100與N200之間。信號(hào)/Φ2和信號(hào)Φ2分別加到晶體管911和912的柵極上。節(jié)點(diǎn)N100是在高壓電源電位VP與接地電位之間串聯(lián)連接的電阻R1，R2的連接點(diǎn)。節(jié)點(diǎn)N200是數(shù)據(jù)輸入電路DIC的輸出端。
在圖22的實(shí)施例中，為了防止由于列線15的泄放電流等引起電位降低，必須多次輸入數(shù)據(jù)，但是，與此相反，在圖25的實(shí)施例中，通過(guò)設(shè)置電路CIR，可以檢測(cè)列線15的電位并再次放大。所以，一次即可完成數(shù)據(jù)的輸入。
圖26，圖27是各信號(hào)的波形。與圖22的情況一樣，寫(xiě)入數(shù)據(jù)時(shí)，將信號(hào)(/R)/(P)設(shè)定為高電壓(邏輯“1”)，將信號(hào)(R)/(/P)設(shè)定為邏輯“0”(t1)。然后，將所有的存儲(chǔ)元件的柵極即VCG設(shè)定為高電壓，向所有的存儲(chǔ)元件的浮柵極注入電子(t1)。當(dāng)該電子注入結(jié)束時(shí)，將VCG設(shè)定為0V，準(zhǔn)備下一次的電子發(fā)射(t2)，將列譯碼器CD1輸出的信號(hào)h1，h2，…，hm順序設(shè)定為高電壓(邏輯“1”)，將輸入的數(shù)據(jù)向?qū)?yīng)的列線傳送(t3-tm)。列線15與輸入的數(shù)據(jù)對(duì)應(yīng)地，取設(shè)定為高電壓的狀態(tài)或者仍然是0V的狀態(tài)。與設(shè)定為高電壓的列線15連接的所選擇的存儲(chǔ)元件從其浮柵極發(fā)射電子，與0V的列線連接的所選擇的存儲(chǔ)元件仍然向浮柵極注入電子。
電路CIR對(duì)節(jié)點(diǎn)N100與節(jié)點(diǎn)N200的電壓進(jìn)行比較，并根據(jù)其結(jié)果，放大節(jié)點(diǎn)N200的電位。節(jié)點(diǎn)N100的電位可從電阻R1與R2的連接點(diǎn)得到，取節(jié)點(diǎn)N200的高電位電平與低電位電平之間的值。由晶體管902-905構(gòu)成的一種觸發(fā)器FF連接在節(jié)點(diǎn)N100與節(jié)點(diǎn)N200之間，該觸發(fā)器FF放大節(jié)點(diǎn)N200的電位。圖27是為了便于理解將圖23所示的信號(hào)Φ1，Φ2、列譯碼器CD1的輸出h1，h2的關(guān)系放大后的圖，同時(shí)示出了節(jié)點(diǎn)N100、N200和列線15的電位狀態(tài)。如圖27所示如果信號(hào)Φ2成為邏輯“1”，則節(jié)點(diǎn)N100與節(jié)點(diǎn)N200相連接，N100和N200的電位基本上相等(t11)。然后，由列譯碼器CD1選擇列線15，所選擇的列線15的電位出現(xiàn)點(diǎn)N200。如果所選擇的列線15充電到高電位，節(jié)點(diǎn)N200的電位便升高(t12)。此后將信號(hào)Φ1設(shè)定為邏輯“1”，從而將觸發(fā)器FF激活(t13)。由于節(jié)點(diǎn)N200的電位高于節(jié)點(diǎn)N100的電位，所以，觸發(fā)器FF將節(jié)點(diǎn)N200升高到高電壓VP，使節(jié)點(diǎn)N100基本上等于0V。另一方面，如果所選擇的列線為0V，則節(jié)點(diǎn)N200的電位將下降，降到低于節(jié)點(diǎn)N100的電位(t14)，所以，當(dāng)信號(hào)Φ1成為邏輯“1”時(shí)，觸發(fā)器FF使節(jié)點(diǎn)N200的電位放電到0V(t15)，這樣，在圖25的實(shí)施例中，選擇列線15后，隨時(shí)監(jiān)測(cè)所選擇的列線15的電位，并再次放大到原來(lái)的電位，所以，不需要自鎖電路L。如果芯片的尺寸有裕量，可以對(duì)每條列線設(shè)置這樣的電路CIR，就可以同時(shí)放大全部列線，那樣，不需要用列譯碼器對(duì)每條列線進(jìn)行控制了。
如上所述，按照本發(fā)明的第5發(fā)明的實(shí)施例，以利用隧道效應(yīng)進(jìn)行從浮柵極發(fā)射電子和向浮柵極注入電子為基點(diǎn)，對(duì)數(shù)據(jù)進(jìn)行編程時(shí)，在存儲(chǔ)元件中幾乎不消耗電流，所以，可將數(shù)據(jù)自鎖電路制作到離開(kāi)存儲(chǔ)單元陣列的任意位置，從而可以提供縮小芯片尺寸的非易失性半導(dǎo)體存儲(chǔ)器。
另外，按照本發(fā)明的第5發(fā)明的實(shí)施例，隨時(shí)監(jiān)測(cè)列線15的電位，并放大該電位，使列線15的電位不降低，所以，不必特別設(shè)置自鎖電路，從而可以實(shí)現(xiàn)使芯片尺寸進(jìn)一步減小的非易失性半導(dǎo)體存儲(chǔ)器。
本發(fā)明不限于具有實(shí)施例所示的存儲(chǔ)元件的非易失性半導(dǎo)體存儲(chǔ)器，只要是可以利用隧道效應(yīng)向浮柵極注入電子和從浮柵極發(fā)射電子的元件都可以使用。本發(fā)明涉及將數(shù)據(jù)向存儲(chǔ)元件內(nèi)寫(xiě)入時(shí)列線的電位的控制，與數(shù)據(jù)的寫(xiě)入方法無(wú)關(guān)，所以，只要是利用列線的電位進(jìn)行從存儲(chǔ)元件的浮柵極發(fā)射電子或者向存儲(chǔ)元件的浮柵極注入電子，不論是何種裝置都可以應(yīng)用。例如，對(duì)于存儲(chǔ)元件為NAND型的EEPROM也可以使用。這時(shí)，開(kāi)始，先使所有的存儲(chǔ)元件的浮柵極發(fā)射電子，從而使所有的存儲(chǔ)元件的閾值電壓成為負(fù)值，然后，對(duì)進(jìn)行電子注入的，將列線設(shè)定為0V，不進(jìn)行電子注入的，將不會(huì)產(chǎn)生隧道效應(yīng)的適當(dāng)?shù)碾妷篤3供給列線。這時(shí)，最好供給觸發(fā)器FF的電源也是V3。這樣，只要對(duì)向列線提供電壓的方法進(jìn)行各種改變，就可以應(yīng)用于任何裝置。
另外，在本發(fā)明權(quán)利要求范圍內(nèi)的各結(jié)構(gòu)元件上標(biāo)出的圖上的參考符號(hào)，是為了容易理解本發(fā)明而標(biāo)注的，并不是將本發(fā)明的技術(shù)范圍限于附圖所示的實(shí)施例。
如上所述，按照本發(fā)明的第1發(fā)明，可以使構(gòu)成各存儲(chǔ)單元束的存儲(chǔ)元件中與數(shù)量多的一種二進(jìn)制數(shù)(“0”數(shù)據(jù)或“1”數(shù)據(jù))對(duì)應(yīng)的存儲(chǔ)元件的閾值電壓成為負(fù)值，使流過(guò)存儲(chǔ)單元束的電流增多，從而可以提高讀取速度。
按照本發(fā)明的第2發(fā)明，至少相鄰的兩個(gè)存儲(chǔ)單元束可以共用1條列線，從而可以減小存儲(chǔ)元件束與列線的連接部在存儲(chǔ)單元陣列中所占的面積的比例，并且，減少列線后也使配線減少，從而可以提高成品率。
按照本發(fā)明的第3發(fā)明，在數(shù)據(jù)編程中，向浮柵極注入電子使各存儲(chǔ)元件的閾值電壓減小，從而可以實(shí)現(xiàn)讀取速度的高速化。
按照本發(fā)明的第4發(fā)明，是在從存儲(chǔ)元件的浮柵極發(fā)射電子使其閾值電壓變?yōu)樨?fù)值后，向存儲(chǔ)元件的浮柵極注入電子，借以在一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)，所以，可以減小存儲(chǔ)元件的閾值電壓的差別，從而可以提高讀取速度。
按照本發(fā)明的第5發(fā)明，可將數(shù)據(jù)自鎖電路制作在離開(kāi)存儲(chǔ)元單陣列的任意位置，從而可以縮小芯片尺寸。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征為具有存儲(chǔ)單元件組件、選擇晶體管、開(kāi)關(guān)元件和位檢查晶體管；存儲(chǔ)單元組是將多個(gè)由具有浮柵極的晶體管構(gòu)成的存儲(chǔ)元件串聯(lián)連接而成，上述各存儲(chǔ)元件不論是向上述浮柵極注入電子的第1狀態(tài)還是從上述浮柵極發(fā)射電子的第2狀態(tài)都在上述存儲(chǔ)元件的一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)中；選擇晶體管與該存儲(chǔ)單元組件的一端串聯(lián)連接，用于選擇上述存儲(chǔ)單元組件；開(kāi)關(guān)元件與上述各存儲(chǔ)單元組件的另一端連接；位檢查晶體管設(shè)在上述存儲(chǔ)單元組件中，與上述存儲(chǔ)元件串聯(lián)連接，用地決定所對(duì)應(yīng)的上述存儲(chǔ)單元組件束中的上述存儲(chǔ)元件向上述浮柵極注入電子的存儲(chǔ)元件與從上述浮柵極發(fā)射電子的存儲(chǔ)元件的邏輯狀態(tài)。
2.一種非易失性半導(dǎo)體存儲(chǔ)器，具有存儲(chǔ)單元組件、選擇晶體管、第1行線、列線、存儲(chǔ)組件、第2行線、第3行線和開(kāi)關(guān)元件。存儲(chǔ)單元組件是多個(gè)由具有浮柵極的晶體管構(gòu)成的存儲(chǔ)元件串聯(lián)連接而成;選擇晶體管與該存儲(chǔ)單元組件的一端串聯(lián)連接，用于選擇上述各存儲(chǔ)單元組件;第1行線與由排列成矩陣狀的上述存儲(chǔ)單元組件和上述選擇晶體管構(gòu)成的存儲(chǔ)組件中的同一行的上述存儲(chǔ)元件連接;上述存儲(chǔ)組件由與上述各列線連接的至少相鄰的2個(gè)上述存儲(chǔ)元件和上述選擇晶體管構(gòu)成;第2行線與該相鄰的存儲(chǔ)組件中一方的上述選擇晶體管連接，第3行線與另一方向的上述選擇晶體管連接;開(kāi)關(guān)元件連接在上述各存儲(chǔ)單元組件的另一端與基準(zhǔn)電位之間。該非易失性半導(dǎo)體存儲(chǔ)器的數(shù)據(jù)編程方法的特征是在向上述非易失性半導(dǎo)體存儲(chǔ)器中的存儲(chǔ)元件內(nèi)進(jìn)行數(shù)據(jù)編程時(shí)，通過(guò)使上述開(kāi)關(guān)元件成為截止?fàn)顟B(tài)，將所選擇的上述第1行線設(shè)定為第1電位，將非選擇的上述第1行線設(shè)定為比上述第1電位低的第2電位，將上述第2行線和第3行線設(shè)定為上述第1電位，將上述列線設(shè)定為比上述第1電位低的第3電位，由該第3電位向上述存儲(chǔ)元件束充電，然后，使上述第2或第3行線中未進(jìn)行選擇的上述選擇晶體管成為截止?fàn)顟B(tài)，最后，與向上述存儲(chǔ)元件編程的數(shù)據(jù)對(duì)應(yīng)地，通過(guò)將上述列線設(shè)定為上述第3電位或0V，將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程。
3.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征為具有存儲(chǔ)單元組件、選擇晶體管、行線和編程元件的非易失性半導(dǎo)體存儲(chǔ)器中，還具有編程電壓供壓元件。存儲(chǔ)單元組件是將多個(gè)由具有浮柵極和控制柵極的晶體管構(gòu)成的存儲(chǔ)元件連接而成;選擇晶體管與該存儲(chǔ)單元組件串聯(lián)連接，用于選擇上述存儲(chǔ)單元組件;行線用于連接在排列成矩陣狀的上述選擇晶體管和上述存儲(chǔ)元件中在同一行的上述存儲(chǔ)元件的控制柵極;編程元件通過(guò)將編程電壓加到該行線上而向上述浮柵極注入電子，從而將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程。編程電壓供給元件在上述編程的過(guò)程中，順序反復(fù)進(jìn)行電子注入和電子注入量的檢查，使加到上述行線上的編程電壓比在進(jìn)行上述反復(fù)時(shí)前次所加的上述編程電壓高。
4.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征為具有行線、存儲(chǔ)元件、列線、晶體管、數(shù)據(jù)消除元件、第1寫(xiě)入元件和第2寫(xiě)入元件。存儲(chǔ)元件由具有浮柵極和控制柵極的晶體管構(gòu)成，由上述行線選擇性地驅(qū)動(dòng)，不論浮柵極中是什么樣的電子狀態(tài)，都能存儲(chǔ)二進(jìn)制數(shù)據(jù);列線與存儲(chǔ)元件的一端連接;晶體管連接在上述存儲(chǔ)元件的另一端與基準(zhǔn)電位之間，柵極與上述行線連接;數(shù)據(jù)消除元件用于使從上述存儲(chǔ)元件的浮柵極發(fā)射電子;第1寫(xiě)入元件在上述存儲(chǔ)元件被選擇時(shí)導(dǎo)通、非選擇時(shí)截止，從而向上述存儲(chǔ)元件的浮柵極注入電子，于是向上述存儲(chǔ)元件的一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù);第2寫(xiě)入元件在上述存儲(chǔ)元件被選擇時(shí)和非選擇時(shí)均截止，從而向上述存儲(chǔ)元件的浮柵極注入電子，于是向上述存儲(chǔ)元件的另一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)。
5.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征為具有行線、存儲(chǔ)元件、列線、晶體管、數(shù)據(jù)消除元件、第1寫(xiě)入元件和第2寫(xiě)入元件。存儲(chǔ)元件由上述行線選擇性地驅(qū)動(dòng)，不論浮柵極中是什么樣的電子狀態(tài)，都能存儲(chǔ)二進(jìn)制數(shù)據(jù)中，它是由具有浮柵極、控制柵極、漏極和源極的晶體管構(gòu)成的，在列方向順序相序的2個(gè)晶體管相互共用漏極和源極，在行方向并列的晶體管的源極分別與源極共同的連接點(diǎn)相連接;列線與上述存儲(chǔ)元件的各列對(duì)應(yīng)地設(shè)置，分別與對(duì)應(yīng)的各列的上述存儲(chǔ)元件的漏極連接;晶體管分別連接在上述各源極共同連接點(diǎn)與基準(zhǔn)電位之間，各柵極與對(duì)應(yīng)的上述各行線連接;數(shù)據(jù)消除元件用于使從上述存儲(chǔ)元件的浮柵極發(fā)射電子;第1寫(xiě)入元件在上述存儲(chǔ)元件被選擇時(shí)導(dǎo)通、非選擇時(shí)截止，從而向上述存儲(chǔ)元件的浮柵極注入電子，于是向上述存儲(chǔ)元件的一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù);第2寫(xiě)入元件在上述存儲(chǔ)元件被選擇時(shí)和非選擇時(shí)都截止，從而向上述存儲(chǔ)元件的浮柵極注入電子，于是向上述存儲(chǔ)元件的另一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)。
6.按權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)器的特征在于利用上述第1寫(xiě)入元件向上述浮柵極的電子注入，將所選擇的上述行線設(shè)定的第1電壓、并且對(duì)與上述選擇的行線連接的多個(gè)存儲(chǔ)元件同時(shí)進(jìn)行。
7.按權(quán)利要求5所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征在于利用上述第1寫(xiě)入元件向上述浮柵極的電子注入對(duì)于與上述相鄰的行線連接并且源極相連接的多個(gè)上述存儲(chǔ)元件同時(shí)進(jìn)行。
8.按權(quán)利要求6或7所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征為利用上述第1寫(xiě)入元件將電子注入上述浮柵極后，通過(guò)將與包含浮柵極注入了電子的存儲(chǔ)元件在內(nèi)的上述源極相連接的多個(gè)上述存儲(chǔ)元件相鄰的行線設(shè)定為指定的電壓而進(jìn)行選擇，并具有從上述源極相連接的多個(gè)上述存儲(chǔ)元件同時(shí)讀取數(shù)據(jù)的數(shù)據(jù)讀取元件。
9.一種非易失性半導(dǎo)體存儲(chǔ)器，其特征為具有行線、存儲(chǔ)元件、列線、列譯碼器、列選通晶體管和數(shù)據(jù)編程元件。存儲(chǔ)元件由行線選擇性地驅(qū)動(dòng);列線與存儲(chǔ)元件連接;列選通晶體管的一端與上述列線連接，利用列譯碼器進(jìn)行開(kāi)關(guān)控制，對(duì)上述列線進(jìn)行選擇;數(shù)據(jù)編程元件用于使上述列選通晶體管導(dǎo)通后向上述列線供給與應(yīng)向上述存儲(chǔ)元件編程的數(shù)據(jù)對(duì)應(yīng)的電壓，然后使上述列選通晶體管截止，并使上述列線保持上述電源，從而利用該保持電壓將數(shù)據(jù)向上述存儲(chǔ)元件內(nèi)編程，以及將數(shù)據(jù)向與上述選通晶體管的另一端連接的上述存儲(chǔ)元件內(nèi)編程。
10.按權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征為上述編程元件包含自鎖電路，將向上述存儲(chǔ)元件內(nèi)編程的數(shù)據(jù)存儲(chǔ)到該自鎖電路內(nèi)，利用該存儲(chǔ)的數(shù)據(jù)向上述列線供給電位。
11.按權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)器，其特征為上述編程元件包含隨時(shí)監(jiān)測(cè)上述列線的電位，并順序放大各上述列線的電位，防止列線的電位變化的放大電路。
全文摘要
在本發(fā)明非易失性半導(dǎo)體存儲(chǔ)器中，讀取時(shí)可以得到流過(guò)存儲(chǔ)元件的大電流，減少列線的數(shù)量、均衡地向各存儲(chǔ)元件的浮柵極注入電子從而減小閾值電壓的差異，以及均衡地從各存儲(chǔ)元件的浮柵極發(fā)射電子從而使閾值電壓大致一致，此外，可以防止因自鎖電路而造成芯片尺寸增大。在本發(fā)明中，先由浮柵極發(fā)射電子，然后再向浮柵極注入電子，就可以在一側(cè)存儲(chǔ)二進(jìn)制數(shù)據(jù)。在離開(kāi)存儲(chǔ)單元陣列的任意位置形成數(shù)據(jù)自鎖電路。
文檔編號(hào)G11C16/02GK1105145SQ9411572
公開(kāi)日1995年7月12日 申請(qǐng)日期1994年8月26日 優(yōu)先權(quán)日1993年8月27日
發(fā)明者巖橋弘 申請(qǐng)人:株式會(huì)社東芝, 東芝微電子株式會(huì)社