深亞微米技術(shù)的布局電路優(yōu)化的制作方法
【專利摘要】本發(fā)明公開了深亞微米技術(shù)的布局電路優(yōu)化，其中，一種集成電路在其擴散層內(nèi)具有基本連續(xù)的活性擴散區(qū)?？墒褂眠@些基本連續(xù)的活性擴散區(qū)的部分制造半導(dǎo)體器件的活性區(qū)。應(yīng)力可在其制造過程中被施加到這些半導(dǎo)體器件，這會在整個所述集成電路導(dǎo)致基本均勻的應(yīng)力圖。所述基本均勻的應(yīng)力圖可顯著地提高所述集成電路的性能。
【專利說明】深亞微米技術(shù)的布局電路優(yōu)化
[0001]相關(guān)申請的交叉引用
[0002]本申請要求于2012年8月17日提交的美國臨時專利申請第61/684，655號和于2012年9月27日提交的美國專利申請第13/628,839號的優(yōu)先權(quán)，其全部內(nèi)容結(jié)合于此作為參考。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明一般涉及優(yōu)化集成電路布局，并且更具體涉及優(yōu)化集成電路布局以提供基本均勻的應(yīng)力圖以提高集成電路的性能。
【背景技術(shù)】
[0004]設(shè)計了ー種集成電路以具有應(yīng)カ(也稱為應(yīng)變)，其在其制造期間被施加到其半導(dǎo)體器件以提高性能。一種類型的應(yīng)カ將機械應(yīng)カ或應(yīng)變施加到半導(dǎo)體器件的溝道區(qū)以增加載流子或空穴遷移率，以提高它們的速度。例如，拉伸機械應(yīng)變和壓縮機械應(yīng)カ可分別被施加于P-型金屬氧化物半導(dǎo)體(PMOS)器件和n型金屬氧化物半導(dǎo)體(NMOS)器件，以提高它們的速度。新的互補金屬氧化物半導(dǎo)體(CMOS)節(jié)點(諸如20nm及以下)可在其制造期間將應(yīng)カ應(yīng)用于擴散層/多晶硅層/金屬層 和/或提高性能的半導(dǎo)體器件之間的互連以提高性倉^:。
[0005]典型地，集成電路通常使用從標(biāo)準(zhǔn)単元的預(yù)定庫中選擇的半導(dǎo)體器件的配置和布置而構(gòu)成。標(biāo)準(zhǔn)單元代表一個或多個半導(dǎo)體器件以及它們的互連結(jié)構(gòu)，其被配置和布置以提供布爾邏輯功能，諸如AND、OR、XOR、XNOR或NOT以提供ー些實例，或存儲功能，諸如觸發(fā)器或鎖存器以提供ー些實例。最簡單的標(biāo)準(zhǔn)單元是基本的NAND、NOR、XOR或NOT布爾邏輯功能的直接代表，雖然通常使用更加復(fù)雜的標(biāo)準(zhǔn)単元，諸如2位全加器以提供ー個實例。在對應(yīng)于擴散層、多晶硅層、金屬層和/或?qū)又g的互連的平面幾何形狀方面限定標(biāo)準(zhǔn)單元。
[0006]以往，形成一個標(biāo)準(zhǔn)單元的晶體管的擴散層內(nèi)的活性擴散區(qū)(也被稱為氧化擴散區(qū)(OD)或薄氧化區(qū))與另ー個標(biāo)準(zhǔn)單元的擴散區(qū)內(nèi)的活性擴散區(qū)分離物理主動擴散區(qū)間隙。物理活性擴散區(qū)間隙導(dǎo)致擴散層中的不連續(xù)性，通常被稱為邊緣效應(yīng)，這會在制造過程應(yīng)カ被施加到半導(dǎo)體器件時導(dǎo)致非均勻應(yīng)カ圖。該非均勻應(yīng)カ圖可顯著降低集成電路的性能，且對于較新CMOS節(jié)點(例如20nm)特別嚴重。

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明的ー實施方式，提供了一種在制造期間施加應(yīng)カ時整個都具有基本均勻的應(yīng)カ圖的集成電路，該集成電路包括:第一標(biāo)準(zhǔn)單元，具有第一活性擴散區(qū)和第二活性擴散區(qū)，多個晶體管中的第一晶體管被配置為針對其活性區(qū)利用該第一活性擴散區(qū)，并且該多個晶體管中的第二晶體管被配置為針對其活性區(qū)利用該第二活性擴散區(qū)；耦合單元，具有耦合到該第一活性擴散區(qū)的第三活性擴散區(qū)和耦合到該第二活性擴散區(qū)的第四活性擴散區(qū)，該多個晶體管中的第三晶體管被配置為針對其活性區(qū)利用該第三活性擴散區(qū)，且該多個晶體管中的第四晶體管被配置為針對其活性區(qū)利用該第四活性擴散區(qū)，該第三晶體管和該第四晶體管進ー步被配置為持續(xù)不起作用；以及第ニ標(biāo)準(zhǔn)單元，具有耦合到該第三活性擴散區(qū)的第五活性擴散區(qū)和耦合到該第四活性擴散區(qū)的第六活性擴散區(qū)，該多個晶體管中的第五晶體管被配置為針對其活性區(qū)利用該第五活性擴散區(qū)，且該多個晶體管中的第六晶體管被配置為針對其活性區(qū)利用該第六活性擴散區(qū)。
[0008]進ー步地，該第一標(biāo)準(zhǔn)單元或該第二標(biāo)準(zhǔn)單元中的至少ー個選自標(biāo)準(zhǔn)單元的預(yù)定庫中。
[0009]進ー步地，該第一活性擴散區(qū)、該第三活性擴散區(qū)和該第五活性擴散區(qū)被配置和布置為形成第一基本連續(xù)的活性擴散區(qū)，并且其中，該第二活性擴散區(qū)、該第四活性擴散區(qū)和該第六活性擴散區(qū)被配置和布置為形成第二基本連續(xù)的活性擴散區(qū)。
[0010]進ー步地，該第一半導(dǎo)體晶體管、該第三半導(dǎo)體晶體管、該第五半導(dǎo)體晶體管為P型金屬氧化物半導(dǎo)體(PMOS)晶體管，并且其中，該第二半導(dǎo)體晶體管、該第四半導(dǎo)體晶體管和該第六半導(dǎo)體晶體管為n型金屬氧化物半導(dǎo)體(NMOS)器件。
[0011]進ー步地，該第三晶體管被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的偏置電壓以使該第三晶體管持續(xù)不起作用。
[0012]進ー步地，該第三晶體管的該柵極和該源極均被耦合為使該第三晶體管持續(xù)不起作用。
[0013]進ー步地，該第四晶體管被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的偏置電壓以使該第四晶體管持續(xù)不起作用。
[0014]根據(jù)本發(fā)明的另ー實施方式，提供了一種整個都具有基本連續(xù)的活性擴散區(qū)的集成電路，該集成電路包括第一多個半導(dǎo)體器件，被配置為針對其活性區(qū)利用該基本連續(xù)的活性擴散區(qū)，該第一多個晶體管具有選自標(biāo)準(zhǔn)単元的預(yù)定庫的第一集成電路布局；第二多個半導(dǎo)體器件，被配置為持續(xù)不起作用并針對其活性區(qū)利用該基本連續(xù)的活性擴散區(qū)；以及第三多個半導(dǎo)體器件，被配置為針對其活性區(qū)利用該基本連續(xù)的活性擴散區(qū)，該第三多個晶體管具有選自該標(biāo)準(zhǔn)單元的預(yù)定庫的第二集成電路布局。
[0015]進ー步地，該第二多個半導(dǎo)體器件包括:p型金屬氧化物半導(dǎo)體(PMOS)器件，被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的第一偏置電壓以使該P型金屬氧化物半導(dǎo)體器件持續(xù)不起作用；以及n型金屬氧化物半導(dǎo)體(NMOS)器件，被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的第二偏置電壓以使該n型金屬氧化物半導(dǎo)體器件持續(xù)不起作用。
[0016]進ー步地，該集成電路還包括:第一金屬區(qū)，被配置為提供第一偏置電壓；和第二金屬區(qū)，被配置為提供第二偏置電壓，其中，該P型金屬氧化物半導(dǎo)體器件的該柵極和該源極與該n型金屬氧化物半導(dǎo)體器件的該柵極和該源極分別耦合到該第一金屬區(qū)和該第二金屬區(qū)。
[0017]進ー步地，該p型金屬氧化物半導(dǎo)體器件和該n型金屬氧化物半導(dǎo)體器件被配置和布置為形成持續(xù)不起作用的傳輸門。
[0018]進ー步地，該第二多個半導(dǎo)體器件被配置為與該第一多個半導(dǎo)體器件或該第三多個半導(dǎo)體器件共享共同互連。
[0019]進ー步地，該集成電路的特征在于當(dāng)應(yīng)力被施加至該第一多個半導(dǎo)體器件、該第ニ多個半導(dǎo)體器件和該第三多個半導(dǎo)體器件時整個電路都具有基本均勻的應(yīng)カ圖。
[0020]根據(jù)本發(fā)明的又ー實施方式，提供了ー種用于將第一標(biāo)準(zhǔn)單元的第一活性擴散區(qū)耦合到第二標(biāo)準(zhǔn)單元的第二活性擴散區(qū)的耦合單元，包括第三活性擴散區(qū)，耦合到該第一活性擴散區(qū)和該第二活性擴散區(qū)以在整個該耦合単元中形成基本連續(xù)的活性擴散區(qū)；和半導(dǎo)體器件，被配置為針對其各個活性區(qū)利用該基本連續(xù)的活性擴散區(qū)，該半導(dǎo)體器件被配置為不起作用。
[0021]進ー步地，該半導(dǎo)體器件包括:p型金屬氧化物半導(dǎo)體(PMOS)器件，被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的偏置電壓以使該P型金屬氧化物半導(dǎo)體器件持續(xù)不起作用，或被配置為在該柵極處接收大于該閾值電壓的控制信號以使該P型金屬氧化物半導(dǎo)體器件暫時不起作用。
[0022]進ー步地，該p型金屬氧化物半導(dǎo)體器件的該源極耦合到該柵扱。
[0023]進ー步地，該半導(dǎo)體器件包括:n型金屬氧化物半導(dǎo)體(NMOS)器件，被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的偏置電壓以使該n型金屬氧化物半導(dǎo)體器件持續(xù)不起作用，或被配置為在該柵極處接收小于該閾值電壓的控制信號以使該n型金屬氧化物半導(dǎo)體器件暫時不起作用。
[0024]進ー步地，該n型金屬氧化物半導(dǎo)體器件的該源極耦合到該柵扱。
[0025]進ー步地，該第一活性擴散區(qū)的寬度不同于該第二活性擴散區(qū)的寬度，以及其中，該第三活性擴散區(qū)被配置為提供從該第一活性擴散區(qū)到該第二活性擴散區(qū)的基本連續(xù)過渡。
[0026]進ー步地，該基本連續(xù)過渡為基本非線性過渡。
【專利附圖】

【附圖說明】
[0027]將參照附圖來描述本發(fā)明的實施方式。在圖中，相似參考號指示相同或功能上相似的元件。此外，參考標(biāo)號最左邊的阿拉伯?dāng)?shù)字表示該參考標(biāo)號首次出現(xiàn)的附圖。
[0028]圖1示出常規(guī)集成電路的常規(guī)集成電路布局；
[0029]圖2示出第二常規(guī)集成電路的常規(guī)集成電路布局。
[0030]圖3不出根據(jù)本發(fā)明不例性實施方式的第一集成電路的第一集成電路布局；
[0031]圖4示出根據(jù)本發(fā)明示例性實施方式的第二集成電路的第二集成電路布局；
[0032]圖5示出根據(jù)本發(fā)明示例性實施方式的第三集成電路的第三集成電路布局。
[0033]現(xiàn)在將參照附圖來描述本發(fā)明。在圖中，相同的參考號一般指示相同、功能上相似和/或結(jié)構(gòu)上相似的元件。元件首次出現(xiàn)的附圖由參考標(biāo)號中的最左邊的阿拉伯?dāng)?shù)字指
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【具體實施方式】
[0034]下面的詳細描述參考附圖來示出符合本發(fā)明的示例性實施方式。詳細描述中對“ー個示例性實施方式”、“示例性實施方式中”、“實例示例性實施方式”等的引用指示所描述的示例性實施方式可包括特定特征、結(jié)構(gòu)或特性，但并非每個示例性實施方式可一定包括特定特征、結(jié)構(gòu)或特性。此外，這些短語不一定指相同的示例性實施方式。此外，在結(jié)合示例性實施方式來描述特定的特征、結(jié)構(gòu)或特性時，在相關(guān)技術(shù)的技術(shù)人員的知識范圍內(nèi)，結(jié)合是否明確描述的其它示例性實施方式來影響這樣的特征、結(jié)構(gòu)或特性。
[0035]本文所描述的示例性實施方式用于說明的目的，而不是限制性的。其它示例性實施方式也是可行的，且在本發(fā)明的精神和范圍之內(nèi)可對示例性實施方式進行修改。因此，【具體實施方式】不意味著限制本發(fā)明。相反，本發(fā)明的范圍僅根據(jù)下面的權(quán)利要求書及其等同物而限定。
[0036]示例性實施方式的以下詳細描述將完全掲示本發(fā)明的一般性質(zhì)，其中在不脫離本發(fā)明的精神和范圍的情況下，其他人可以通過應(yīng)用本相關(guān)領(lǐng)域技術(shù)人員的知識很容易地修改和/或改編這樣的示例性實施方式用于各種應(yīng)用，而無需過多的實驗。因此，這樣的改編和修改g在屬于基于本文提出的教導(dǎo)和指導(dǎo)的示例性實施方式的含義和多個等同物。應(yīng)理解，本文的措辭或術(shù)語是為了描述而不是限制的目的，使得鑒于本文的教導(dǎo)，本說明書的術(shù)語或措辭可由相關(guān)領(lǐng)域技術(shù)人員來解釋。
[0037]常規(guī)的集成電路布圖布局
[0038]圖1示出常規(guī)集成電路的常規(guī)集成電路布局。常規(guī)集成電路100包括選自標(biāo)準(zhǔn)單元的預(yù)定庫中的多個標(biāo)準(zhǔn)単元。這些標(biāo)準(zhǔn)単元包括被制造在半導(dǎo)體襯底的擴散層、多晶硅層和/或金屬層并包括這些層之間的互連的ー個或多個半導(dǎo)體器件。在一個或多個半導(dǎo)體器件的制造過程中，應(yīng)カ可被施加到擴散層以提高其性能。然而，常規(guī)集成電路100的ー個標(biāo)準(zhǔn)單元的擴散層內(nèi)的活性擴散區(qū)與常規(guī)集成電路100的另ー標(biāo)準(zhǔn)單元的擴散層內(nèi)的活性擴散區(qū)分離出物理活性擴散區(qū)域間隙。物理活性擴散區(qū)間隙引起這些活性擴散區(qū)之間的不持續(xù)性，通常被稱為邊緣效應(yīng)，這會在應(yīng)カ被施加到常規(guī)集成電路100內(nèi)的半導(dǎo)體器件時引起非均勻應(yīng)カ圖。這些非均勻應(yīng)カ圖顯著降低常規(guī)集成電路100的性能。常規(guī)集成電路100包括第一標(biāo)準(zhǔn)單元102和第二標(biāo)準(zhǔn)單元104。
[0039]標(biāo)準(zhǔn)單元102和104可代表選自標(biāo)準(zhǔn)単元的預(yù)定庫中的任何合適的標(biāo)準(zhǔn)単元。盡管這些標(biāo)準(zhǔn)単元被示為常規(guī)逆變器的常規(guī)集成電路布局，但這是僅用于說明目的。標(biāo)準(zhǔn)單元102和104可使用任何常規(guī)集成電路布局來實施，這些集成電路布局被配置和布置為提供布爾邏輯功能，(諸如AND、OR、XOR、XNOR或NOT以提供ー些實例)或存儲功能(諸如觸發(fā)器或鎖存器以提供ー些實例)。
[0040]傳統(tǒng)上，標(biāo)準(zhǔn)單元102和104包括以平面幾何形狀被限定的半導(dǎo)體器件，所述平面幾何形狀對應(yīng)于ー個或多個擴散層內(nèi)的第一活性擴散區(qū)108.1和108.2和第二活性擴散區(qū)110.1和110.2、ー個或多個多晶硅層內(nèi)的多晶硅區(qū)112、ー個或多個金屬層內(nèi)的金屬區(qū)114和/或各區(qū)域之間的ー個或多個互連116 (諸如觸點或通孔，以提供ー些實例)?；钚詳U散區(qū)108和110 (在圖1中使用散列示出)代表在其上可形成半導(dǎo)體器件的活性區(qū)的活性擴散區(qū)。多晶硅區(qū)112 (在圖1中使用虛線陰影示出)重疊活性擴散區(qū)以形成半導(dǎo)體器件。典型地，第一活性擴散區(qū)108.1和108.2摻雜有受體類型的雜質(zhì)原子(諸如提供一些實例的硼或鋁)，這些雜質(zhì)原子能夠接受電子以形成P型金屬氧化物半導(dǎo)體(PMOS)器件的活性區(qū)。第ニ活性擴散區(qū)110.1和110.2摻雜有供體類型的雜質(zhì)原子(諸如磷、神，或銻，以提供ー些實例)，這些雜質(zhì)原子能夠提供電子以形成n型金屬氧化物半導(dǎo)體(NMOS)器件的活性區(qū)。多晶硅區(qū)112可摻雜有受體類型或供體類型的雜質(zhì)原子。雖然未示出，但是半導(dǎo)體器件以及下面將要描述的其它半導(dǎo)體器件可形成在特定注入?yún)^(qū)(被稱為阱)內(nèi)，使得可増加位于半導(dǎo)體襯底中的載流子空穴和/或載流子電子的數(shù)量。半導(dǎo)體襯底可被注入有受體類型的原子和供體類型的原子以分別形成特定注入的P型阱區(qū)和特定注入的n型阱區(qū)。
[0041]金屬區(qū)114 (在圖1中使用固體灰色陰影示出)代表用于路由標(biāo)準(zhǔn)單元102和104內(nèi)或標(biāo)準(zhǔn)單元102和104之間的信號的ー個或多個金屬層內(nèi)的金屬區(qū)。例如，ー些金屬區(qū)114將供給電壓Vss和供給電壓Vdd路由至標(biāo)準(zhǔn)單元102和104的晶體管。作為另ー個實例，ー些金屬區(qū)114將輸入信號X1和X2路由到標(biāo)準(zhǔn)單元102和104或路由來自標(biāo)準(zhǔn)單元102和104的輸出信號Y1和\。
[0042]一個或多個互連116 (如圖1中的正方“X”所示)耦合常規(guī)集成電路100內(nèi)的區(qū)域。典型地，一個或多個互連116可包括觸點，用以形成在活性擴散區(qū)108和/或110與金屬區(qū)114和/或多晶硅區(qū)112與金屬區(qū)114之間的互連。此外，一個或多個互連116可包括通孔，用以形成金屬區(qū)114之間的互連。
[0043]如圖1所示，第一活性擴散區(qū)108.1和第二活性擴散區(qū)110.1分別與第一活性擴散區(qū)108.2和第二活性擴散區(qū)110.2分離出物理活性擴散區(qū)間隙118。物理活性擴散區(qū)間隙118包括第一活性擴散區(qū)108.1和第一活性擴散區(qū)108.2之間的第一物理活性擴散區(qū)間隙118.1和第二活性擴散區(qū)110.1和第二活性擴散區(qū)110.2之間的第二物理活性擴散區(qū)間隙118.2。物理活性擴散區(qū)間隙118引起一個或多個擴散層中的不持續(xù)性，通常被稱為“邊緣效應(yīng)”，這會導(dǎo)致常規(guī)集成電路100的非均勻應(yīng)カ圖。這種非均勻應(yīng)カ圖可顯著降低常規(guī)集成電路100的性能，且對于較新的CMOS節(jié)點(例如20nm)而言特別嚴重。
[0044]常規(guī)集成電路布局
[0045]圖2示出第二常規(guī)集成電路的常規(guī)集成電路布局。常規(guī)集成電路200基本相似于常規(guī)集成電路100 ;然而，常規(guī)集成電路200的ー個或多個多晶硅層內(nèi)的多晶硅區(qū)112另外還包括物理活性擴散區(qū)間隙118內(nèi)的多晶硅區(qū)域202。多晶硅區(qū)域202通常被用來在ー個或多個多晶硅層內(nèi)保持對稱，并可被實施為產(chǎn)生基本均勻的多晶硅用于先進技術(shù)節(jié)點(諸如28nm以下，以提供ー些實例)。
[0046]概述
[0047]下面的詳細說明描述了ー種集成電路，其在整個集成電路具有在其擴散層內(nèi)的基本連續(xù)的活性擴散區(qū)。可使用這些基本連續(xù)的活性擴散區(qū)的部分制造半導(dǎo)體器件的活性區(qū)。應(yīng)カ可在其制造過程中被施加到這些半導(dǎo)體器件，這會在整個集成電路導(dǎo)致基本均勻的應(yīng)カ圖。與常規(guī)集成電路100和/或常規(guī)集成電路200相比，基本均勻的應(yīng)力圖可顯著地提聞集成電路的性能。
[0048]第一集成電路布局
[0049]圖3示出了根據(jù)本發(fā)明示例性實施方式的第一集成電路的第一集成電路布局。集成電路300包括選自標(biāo)準(zhǔn)單元的預(yù)定庫的多個標(biāo)準(zhǔn)單元。這些標(biāo)準(zhǔn)單元包括被制造在半導(dǎo)體襯底的擴散層、多晶硅層和/或金屬層上并包括這些層之間的互連的ー個或多個半導(dǎo)體器件。標(biāo)準(zhǔn)單元可共享擴散層內(nèi)的基本連續(xù)的活性擴散區(qū)。應(yīng)カ半導(dǎo)體元件可使用用于其活性區(qū)的這些基本連續(xù)活性擴散區(qū)的一部分來制造。應(yīng)カ可在其制造過程中被施加到這些應(yīng)カ半導(dǎo)體，這會遍布集成電路300導(dǎo)致均勻應(yīng)カ圖?；揪鶆虻膽?yīng)カ圖可顯著提高集成電路300的性能。集成電路300包括第一標(biāo)準(zhǔn)單元302、第二標(biāo)準(zhǔn)單元304和耦合單元306。
[0050]第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304可代表以與標(biāo)準(zhǔn)単元102和104基本相似的方式選自標(biāo)準(zhǔn)單元的預(yù)定庫中的任何標(biāo)準(zhǔn)單元。第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304可使用任何集成電路布局而被實施，所述集成電路被配置和布置為提供布爾邏輯功能，諸如AND、OR、XOR、XNOR或NOT以提供ー些實例，或提供存儲功能，諸如觸發(fā)器或鎖存器以提供ー些實例。第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304的最簡單實施是基本的NAND、NOR、XOR或NOT布爾邏輯功能的直接代表，盡管也可使用更加復(fù)雜的實施。
[0051]第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304包括以平面幾何形狀被限定的半導(dǎo)體器件，所述平面幾何形狀方面對應(yīng)于ー個或多個多晶硅層內(nèi)的多晶硅區(qū)112、ー個或多個金屬層內(nèi)的金屬區(qū)114、一個或多個互連116以及ー個或多個擴散層內(nèi)的第一活性擴散區(qū)308和第二活性擴散區(qū)310。第一活性擴散區(qū)308和第二活性擴散區(qū)310 (在圖3中使用散列示出)代表其上可形成半導(dǎo)體器件的活性區(qū)的半導(dǎo)體襯底的活性擴散區(qū)。多晶硅區(qū)112重疊活性擴散區(qū)從而形成半導(dǎo)體器件。典型地，第一活性擴散區(qū)308摻雜有受體類型的雜質(zhì)原子以形成PMOS器件的活性區(qū)，且第二活性擴散區(qū)310摻雜有供體類型的雜質(zhì)原子以形成NMOS器件的活性區(qū)。第一活性擴散區(qū)308的特征在于其為第一標(biāo)準(zhǔn)單元302內(nèi)的第一活性擴散區(qū)部分308.1、第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304之間的第二活性擴散區(qū)部分308.2以及第ニ標(biāo)準(zhǔn)單元304內(nèi)的第三活性擴散區(qū)部分308.3的組合。第二活性擴散區(qū)310的特征在于其與第一活性擴散區(qū)308基本相似。
[0052]耦合單元306將第一活性擴散區(qū)部分308.1耦合到第三活性擴散區(qū)部分308.3并將第一活性擴散區(qū)部分310.1耦合到第三活性擴散區(qū)部分310.3以在集成電路300內(nèi)提供基本連續(xù)的活性擴散區(qū)。具體而言，耦合單元306提供第一活性擴散區(qū)部分308.1至第三活性擴散區(qū)部分308.3的基本連續(xù)過渡并提供第一活性擴散區(qū)部分310.1至第三活性擴散區(qū)部分310.3的基本連續(xù)過渡。因此，在第一活性擴散區(qū)部分308.1和第三活性擴散區(qū)部分308.3之間以及第一活性擴散區(qū)部分310.1和第三活性擴散區(qū)部分310.3之間沒有物理活性擴散區(qū)間隙。在集成電路300的制造過程中應(yīng)カ被施加到半導(dǎo)體器件時，第一活性擴散區(qū)308和第二活性擴散區(qū)310的這些基本連續(xù)過渡在整個集成電路300提供基本均勻的應(yīng)カ圖。
[0053]例如,如圖3所示,稱合單元306包括p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314。雖然P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314被分別示為PMOS晶體管和NMOS晶體管，但是相關(guān)領(lǐng)域技術(shù)人員將認識到在不脫離本發(fā)明的精神和范圍的情況下可使用其它類型的晶體管。在制造中，P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314分別使用第二活性擴散區(qū)部分308.2和第二活性擴散區(qū)部分310.2制造。多晶硅區(qū)112重疊第二活性擴散區(qū)部分308.2和第二活性擴散區(qū)部分310.2以形成p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314。盡管多晶硅區(qū)域112被示為與第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304的距離相等，但這僅用于說明目的。相關(guān)領(lǐng)域技術(shù)人員將認識到在不脫離本發(fā)明的精神和范圍的情況下P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314以及下面將要描述的其它應(yīng)カ晶體管可更接近第一標(biāo)準(zhǔn)単元302或第二標(biāo)準(zhǔn)單元304。在某些情況下，p型應(yīng)カ晶體管312的漏極區(qū)和n型應(yīng)カ晶體管314的漏極區(qū)可與第一標(biāo)準(zhǔn)單元302的晶體管共享共同互連116和/或與第二標(biāo)準(zhǔn)單元304的晶體管共享共同互連116。在其它情況下，p型應(yīng)カ晶體管312的源極區(qū)和n型應(yīng)力晶體管314的源極區(qū)可與第一標(biāo)準(zhǔn)單元302的晶體管共享共同互連116和/或與第二標(biāo)準(zhǔn)單元304的晶體管共享共同互連116。然而，在不脫離本發(fā)明的精神和范圍的情況下，對相關(guān)領(lǐng)域技術(shù)人員將顯而易見的是，P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314的其它集成電路布局也是可行的。當(dāng)在制造P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314的過程中應(yīng)力被分別施加到第二活性擴散區(qū)部分308.2和第二活性擴散區(qū)部分310.2時，在整個集成電路300提供基本均勻的應(yīng)カ圖。
[0054]雖然在連接標(biāo)準(zhǔn)単元方面描述了耦合単元306以及下面將要描述的其它耦合單元，但是相關(guān)領(lǐng)域的技術(shù)人員將認識到本發(fā)明可被自然和通常被應(yīng)用以通過將耦合單元插在很多或所有標(biāo)準(zhǔn)單元之間來完成標(biāo)準(zhǔn)單元行和區(qū)域。典型地，將在是速度關(guān)鍵的所有相鄰標(biāo)準(zhǔn)単元之間添加耦合單元。這可根據(jù)設(shè)計者的需求用于任何子集単元。
[0055]此外，為了確保p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314不會不利地影響第一標(biāo)準(zhǔn)單元302的操作，p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314可被偏置為持續(xù)不起作用或被截止“OFF”。這些持續(xù)不活性半導(dǎo)體晶體管以及下面將要描述的其它持續(xù)不起作用半導(dǎo)體晶體管可被稱為“虛擬”晶體管。P型應(yīng)カ晶體管312通過持續(xù)地施加大于其柵極和源極之間的閾值電壓而被偏置為持續(xù)不起作用。典型地，P型應(yīng)カ晶體管312的閾值電壓為負電壓；因此，在其柵極和源極之間施加該電壓會使P型應(yīng)カ晶體管312不起作用。同樣，n型應(yīng)カ晶體管314通過持續(xù)地施加小于其柵極和源極之間的閾值電壓被偏置為持續(xù)不起作用。典型地，n型應(yīng)カ晶體管314的閾值電壓為正電壓；因此，在其柵極和源極之間施加該電壓會使n型應(yīng)カ晶體管314不起作用。例如，p型應(yīng)カ晶體管312的源極和柵極和n型應(yīng)カ晶體管314的源極和柵極分別耦合到供給電壓Vdd和供給電壓Vss，如在集成電路300的電路圖320中所示。
[0056]在本實例中，將p型應(yīng)カ晶體管312的源極和柵極耦合到供給電壓Vdd確保了其柵極和源極之間的電壓大于閾值電壓，且將n型應(yīng)カ晶體管314的源極和柵極耦合到供給電壓Vss確保了其柵極和源極之間的電壓小于閾值電壓。由于p型應(yīng)カ晶體管312的柵極和源極之間的電壓大于閾值電壓且n型應(yīng)カ晶體管314的柵極和源極之間的電壓小于閾值電壓，P型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314為持續(xù)不起作用。典型地，供給電壓Vdd代表對應(yīng)于邏輯電壓的電壓且供給電壓Vss代表對應(yīng)于邏輯零或接地的電壓。
[0057]可選地，為了確保p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314不會不利地影響第一標(biāo)準(zhǔn)單元302的操作，p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314可被偏置為暫時不起作用或被截止“OFF”。例如，p型應(yīng)カ晶體管312的柵極以及n型應(yīng)カ晶體管314的柵極耦合到被配置為使P型應(yīng)カ晶體管312的柵極和n型應(yīng)カ晶體管314的柵極偏置以使這些晶體管暫時不起作用的各個控制信號。這些各個控制信號可通過另ー柵極的輸出、觸發(fā)器、鎖存器、寄存器、另ー標(biāo)準(zhǔn)単元或其它半導(dǎo)體器件(以提供ー些實例)提供。在示例性實施方式中，這些控制信號可通過ー個或多個寄存器的一個或多個輸出提供，所述寄存器被設(shè)置為正確值以偏置P型應(yīng)カ晶體管312的柵極和n型應(yīng)カ晶體管314的柵極以使這些晶體管在第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304啟動時或其操作之前暫時不起作用。
[0058]第二集成電路布局
[0059]圖4示出根據(jù)本發(fā)明示例性實施方式的第二集成電路的第二集成電路布局。集成電路400基本相似于集成電路300 ;然而，標(biāo)準(zhǔn)単元402的集成電路布局是第一標(biāo)準(zhǔn)單元302的集成電路布局的鏡像圖像。其結(jié)果是，p型應(yīng)カ晶體管406和n型應(yīng)カ晶體管408的配置和布置分別不同于n型應(yīng)カ晶體管312和p型應(yīng)カ晶體管314。
[0060]如圖4所示，p型應(yīng)カ晶體管406的源極區(qū)和n型應(yīng)カ晶體管408的源極區(qū)可分別與第一標(biāo)準(zhǔn)單元302的NMOS晶體管共享共同互連116和/或與第一標(biāo)準(zhǔn)單元302的PMOS晶體管共享共同互連116。p型應(yīng)カ晶體管406的源極區(qū)和n型應(yīng)カ晶體管408的該配置和布置形成傳輸門。然而，將P型應(yīng)カ晶體管406的柵極耦合到供給電壓Vdd并將n型應(yīng)カ晶體管408的柵極耦合到供給電壓Vss以確保傳輸門持續(xù)不起作用。
[0061]第三集成電路布局
[0062]如圖3至圖4所示，第一標(biāo)準(zhǔn)單元302內(nèi)的半導(dǎo)體器件和第二標(biāo)準(zhǔn)單元304內(nèi)的半導(dǎo)體器件有基本相似的寬度。例如，其活性區(qū)利用第一活性擴散區(qū)部分308.1或第一活性擴散區(qū)部分310.1的半導(dǎo)體器件分別具有與其活性區(qū)利用第三活性擴散區(qū)部分308.3或第三活性擴散區(qū)部分310.3的半導(dǎo)體器件基本相似的寬度。如圖3至圖4所示，半導(dǎo)體器件的寬度的特征在于為第一活性擴散區(qū)308和/或第二活性擴散區(qū)310的基本垂直距離或?qū)挾取Ｈ欢?，在某些情況下，第一標(biāo)準(zhǔn)單元302內(nèi)的半導(dǎo)體器件具有與第二標(biāo)準(zhǔn)單元304內(nèi)的半導(dǎo)體器件不同的寬度。在這些情況下，第一活性擴散區(qū)部分308.1和第一活性擴散區(qū)部分310.1分別持續(xù)地過渡到第三活性擴散區(qū)部分308.3和第三活性擴散區(qū)部分310.3。
[0063]圖5示出根據(jù)本發(fā)明示例性實施方式示的第四集成電路的第三集成電路布局。集成電路500包括選自標(biāo)準(zhǔn)單元的預(yù)定庫中的多個標(biāo)準(zhǔn)單元。這些標(biāo)準(zhǔn)單元包括被制造在半導(dǎo)體襯底上的擴散層、多晶硅層和/或金屬層并包括這些層之間的互連的ー個或多個半導(dǎo)體器件。多個標(biāo)準(zhǔn)単元中的ー個內(nèi)的一個或多個半導(dǎo)體器件具有與多個標(biāo)準(zhǔn)単元中的另ー個內(nèi)的一個或多個半導(dǎo)體器件基本不同的寬度。集成電路500在多個標(biāo)準(zhǔn)単元的活性擴散區(qū)之間持續(xù)過渡以在整個集成電路500呈現(xiàn)基本連續(xù)的活性擴散區(qū)。應(yīng)カ可在其制造過程中被施加到這些半導(dǎo)體器件，這會在整個集成電路500導(dǎo)致均勻的應(yīng)カ圖?；揪鶆虻膽?yīng)力圖可顯著提高集成電路500的性能。集成電路500包括第一標(biāo)準(zhǔn)單元502、第二標(biāo)準(zhǔn)單元504和耦合單元506。
[0064]第一標(biāo)準(zhǔn)單元502和第二標(biāo)準(zhǔn)單元504可分別代表以與第一標(biāo)準(zhǔn)單元302和第二標(biāo)準(zhǔn)單元304基本相似的方式選自標(biāo)準(zhǔn)単元的預(yù)定庫中的任何標(biāo)準(zhǔn)單元。然而，第一活性擴散區(qū)508的特征在于其為在第一標(biāo)準(zhǔn)單元502內(nèi)具有第一寬度W1的第一活性擴散區(qū)部分508.1、第一標(biāo)準(zhǔn)單元502和第二標(biāo)準(zhǔn)單元504之間的第二活性擴散區(qū)部分508.2以及在第ニ標(biāo)準(zhǔn)單元502內(nèi)具有不同于第一寬度W1的第二寬度W2的第三活性擴散區(qū)部分508.3的組合。第二活性擴散區(qū)510的特征在于其與第一活性擴散區(qū)508基本相似。
[0065]耦合單元506將第一活性擴散區(qū)部分508.1耦合到第三活性擴散區(qū)部分508.3并將第一活性擴散區(qū)部分510.1耦合到第三活性擴散區(qū)部分510.3以在整個集成電路500提供基本連續(xù)的活性擴散區(qū)。具體而言，耦合單元506提供第一活性擴散區(qū)部分508.1至第三活性擴散區(qū)部分508.3的基本連續(xù)過渡并提供第一活性擴散區(qū)部分510.1至第三活性擴散區(qū)部分510.3的基本連續(xù)過渡。第一活性擴散區(qū)508和第二活性擴散區(qū)510的基本連續(xù)過渡在整個集成電路500中呈現(xiàn)基本連續(xù)的活性擴散區(qū)。
[0066]如圖5所示，第二活性擴散區(qū)部分508.2在第一活性擴散區(qū)部分508.1和第三活性擴散區(qū)部分508.3之間提供非線性過渡，諸如步驟或離散過渡并且第二活性擴散區(qū)部分510.2在第一活性擴散區(qū)部分510.1和第三活性擴散區(qū)部分510.3之間提供非線性過渡。然而，第二活性擴散區(qū)部分508可在第一活性擴散區(qū)部分508.1至第三活性擴散區(qū)部分508.3之間以及第一活性擴散區(qū)部分510.1和第三活性擴散區(qū)部分510.3之間提供線性過渡或者線性和非線性過渡的任何組合。
[0067]這些線性過渡和/或非線性過渡可使用電子設(shè)計自動化(EDA)軟件，(諸如SPICE模擬，提供ー個實例)來確定在應(yīng)カ被施加到集成電路500的晶體管時哪個過渡在整個集成電路500導(dǎo)致基本均勻的應(yīng)カ圖。EDA軟件代表用于設(shè)計、模擬和/或生產(chǎn)集成電路布局的ー類計算機輔助設(shè)計工具。EDA軟件可在對于相關(guān)領(lǐng)域技術(shù)人員將顯而易見的集成電路500的各個寬度W1至wk、線性過渡和/或非線性過渡和/或任何其它合適的集成電路布局參數(shù)來確定在應(yīng)カ被施加到集成電路500的晶體管時哪個集成電路布局在整個集成電路500導(dǎo)致基本均勻的應(yīng)カ圖。
[0068]稱合單元506包括p型應(yīng)カ晶體管512和n型應(yīng)カ晶體管514。p型應(yīng)カ晶體管512和n型應(yīng)カ晶體管514分別與p型應(yīng)カ晶體管312和n型應(yīng)カ晶體管314基本相似。然而，第一標(biāo)準(zhǔn)單元502和第二標(biāo)準(zhǔn)單元504可為圖5中所示的其各自集成電路布局的鏡像圖像(如圖3所示)。在這些情況下，p型應(yīng)カ晶體管512和n型應(yīng)カ晶體管514可被配置和布置為以與P型應(yīng)カ晶體管406和n型應(yīng)カ晶體管408基本相似的方式形成傳輸門。
[0069]結(jié)論
[0070]應(yīng)理解，【具體實施方式】部分，而不是摘要部分g在用于解釋權(quán)利要求。摘要部分可闡述本發(fā)明的一個或多個實施方式，但不是所有的示例性實施方式，因此，并不g在以任何方式限制本發(fā)明和所附權(quán)利要求。
[0071]在上文已經(jīng)借助于示出專門功能和其關(guān)系的實施的功能構(gòu)建塊描述了本發(fā)明。為便于說明，這些功能構(gòu)建模塊的界限在本文以被專門限定?？蛇x的界限可被限定，只要其指定功能和關(guān)系被適當(dāng)?shù)剡M行即可。
[0072]相關(guān)領(lǐng)域技術(shù)人員顯而易見的是，在不脫離本發(fā)明的精神和范圍的情況下，可在本文中進行形式和細節(jié)上的各種改變。因此，本發(fā)明不應(yīng)該被任何上述示例性實施方式限制，而應(yīng)當(dāng)僅根據(jù)所附權(quán)利要求及其等價物而限定。
【權(quán)利要求】
1.一種在制造期間施加應(yīng)カ時整個都具有基本均勻的應(yīng)カ圖的集成電路，包括: 第一標(biāo)準(zhǔn)單元，具有第一活性擴散區(qū)和第二活性擴散區(qū)，多個晶體管中的第一晶體管被配置為針對其活性區(qū)利用所述第一活性擴散區(qū)，并且所述多個晶體管中的第二晶體管被配置為針對其活性區(qū)利用所述第二活性擴散區(qū)； 耦合單元，具有耦合到所述第一活性擴散區(qū)的第三活性擴散區(qū)和耦合到所述第二活性擴散區(qū)的第四活性擴散區(qū)，所述多個晶體管中的第三晶體管被配置為針對其活性區(qū)利用所述第三活性擴散區(qū)，且所述多個晶體管中的第四晶體管被配置為針對其活性區(qū)利用所述第四活性擴散區(qū)，所述第三晶體管和所述第四晶體管進ー步被配置為持續(xù)不起作用；以及 第二標(biāo)準(zhǔn)單元，具有耦合到所述第三活性擴散區(qū)的第五活性擴散區(qū)和耦合到所述第四活性擴散區(qū)的第六活性擴散區(qū)，所述多個晶體管中的第五晶體管被配置為針對其活性區(qū)利用所述第五活性擴散區(qū)，且所述多個晶體管中的第六晶體管被配置為針對其活性區(qū)利用所述第六活性擴散區(qū)。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一標(biāo)準(zhǔn)單元或所述第二標(biāo)準(zhǔn)單元中的至少ー個選自標(biāo)準(zhǔn)單元的預(yù)定庫中。
3.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一活性擴散區(qū)、所述第三活性擴散區(qū)和所述第五活性擴散區(qū)被配置和布置為形成第一基本連續(xù)的活性擴散區(qū)，并且其中，所述第二活性擴散區(qū)、所述第四活性擴散區(qū)和所述第六活性擴散區(qū)被配置和布置為形成第二基本連續(xù)的活性擴散區(qū)。
4.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一半導(dǎo)體晶體管、所述第三半導(dǎo)體晶體管、所述第五半導(dǎo)體晶體管為P型金屬氧化物半導(dǎo)體(PMOS)晶體管，并且其中，所述第二半導(dǎo)體晶體管、所述第四半 導(dǎo)體晶體管和所述第六半導(dǎo)體晶體管為n型金屬氧化物半導(dǎo)體(NMOS)器件。
5.根據(jù)權(quán)利要求4所述的集成電路，其中，所述第三晶體管被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的偏置電壓以使所述第三晶體管持續(xù)不起作用，所述第三晶體管的所述柵極和所述源極均被耦合為使所述第三晶體管持續(xù)不起作用，并且其中，所述第四晶體管被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的偏置電壓以使所述第四晶體管持續(xù)不起作用。
6.一種整個都具有基本連續(xù)的活性擴散區(qū)的集成電路，包括 第一多個半導(dǎo)體器件，被配置為針對其活性區(qū)利用所述基本連續(xù)的活性擴散區(qū)，所述第一多個晶體管具有選自標(biāo)準(zhǔn)単元的預(yù)定庫的第一集成電路布局； 第二多個半導(dǎo)體器件，被配置為持續(xù)不起作用并針對其活性區(qū)利用所述基本連續(xù)的活性擴散區(qū)；以及 第三多個半導(dǎo)體器件，被配置為針對其活性區(qū)利用所述基本連續(xù)的活性擴散區(qū)，所述第三多個晶體管具有選自所述標(biāo)準(zhǔn)単元的預(yù)定庫的第二集成電路布局。
7.根據(jù)權(quán)利要求6所述的集成電路，其中，所述第二多個半導(dǎo)體器件包括: P型金屬氧化物半導(dǎo)體(PMOS)器件，被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的第一偏置電壓以使所述P型金屬氧化物半導(dǎo)體器件持續(xù)不起作用；以及 n型金屬氧化物半導(dǎo)體(NMOS)器件，被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的第二偏置電壓以使所述n型金屬氧化物半導(dǎo)體器件持續(xù)不起作用。
8.根據(jù)權(quán)利要求7所述的集成電路，還包括: 第一金屬區(qū)，被配置為提供第一偏置電壓；和 第二金屬區(qū)，被配置為提供第二偏置電壓， 其中，所述P型金屬氧化物半導(dǎo)體器件的所述柵極和所述源極與所述n型金屬氧化物半導(dǎo)體器件的所述柵極和所述源極分別耦合到所述第一金屬區(qū)和所述第二金屬區(qū)。
9.ー種用于將第一標(biāo)準(zhǔn)單元的第一活性擴散區(qū)耦合到第二標(biāo)準(zhǔn)單元的第二活性擴散區(qū)的稱合單元，包括: 第三活性擴散區(qū)，耦合到所述第一活性擴散區(qū)和所述第二活性擴散區(qū)以在整個所述耦合単元中形成基本連續(xù)的活性擴散區(qū)；和 半導(dǎo)體器件，被配置為針對其各個活性區(qū)利用所述基本連續(xù)的活性擴散區(qū)，所述半導(dǎo)體器件被配置為不起作用。
10.根據(jù)權(quán)利要求9所述的耦合単元，其中，所述半導(dǎo)體器件包括: P型金屬氧化物半導(dǎo)體(PMOS)器件，被配置為持續(xù)接收大于其閾值電壓的其柵極和其源極之間的偏置電壓以使所述P型金屬氧化物半導(dǎo)體器件持續(xù)不起作用，或被配置為在所述柵極處接收大于所述閾值電壓的控制信號以使所述P型金屬氧化物半導(dǎo)體器件暫時不起作用，并且其中，所述半導(dǎo)體器件還包括:n型金屬氧化物半導(dǎo)體(NMOS)器件，被配置為持續(xù)接收小于其閾值電壓的其柵極和其源極之間的偏置電壓以使所述n型金屬氧化物半導(dǎo)體器件持續(xù)不起作用，或被配置為在所述柵極處接收小于所述閾值電壓的控制信號以使所述n型金屬氧化 物半導(dǎo)體器件暫時不起作用。
【文檔編號】H01L21/8238GK103594422SQ201310359133
【公開日】2014年2月19日 申請日期:2013年8月16日 優(yōu)先權(quán)日:2012年8月17日
【發(fā)明者】斯特凡·約翰內(nèi)斯·比特利希 申請人:美國博通公司