專利名稱：布局電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于布局(layout)電路，特別有關(guān)運(yùn)用于基板(substrates)，芯片， 以及印刷電路板(printed circuit board，以下簡(jiǎn)稱PCB板)的布局電路。
背景技術(shù)：
隨著集成電路設(shè)備速度的提高以及復(fù)雜度的增加，電路板上的設(shè)備或者 組件之間的相互連接關(guān)系會(huì)限制集成電路系統(tǒng)的能效。例如芯片的集成電路 設(shè)備在過去具有較少相互連接關(guān)系。目前，在更復(fù)雜的設(shè)備中，需要更多的 相互連接關(guān)系以及在此相互聯(lián)接關(guān)系中傳送的信號(hào)。因此對(duì)芯片來說需要更 多的相互連接關(guān)系。
芯片的封裝通常會(huì)面臨效能以及成本之間的權(quán)衡問題。除此之外，芯片 的封裝設(shè)計(jì)會(huì)影響芯片封裝所使用的電路板的能效以及成本。尤其是，系統(tǒng) 能效會(huì)受到在芯片封裝以及電路板之間傳輸?shù)男盘?hào)所帶來噪聲的影響。
PCB板的額外的信號(hào)層可以提供更多的信號(hào)通路。但是額外的信號(hào)層也 會(huì)增加PCB板的制造成本以及瑕疵。因此，在沒有增加信號(hào)層的情況下能提 供更多的信號(hào)通路是一個(gè)重要的課題。

發(fā)明內(nèi)容
為了克服現(xiàn)有技術(shù)中為了獲得更多的信號(hào)通路必須增加信號(hào)層的技術(shù)問 題，本發(fā)明提供一種在不增加信號(hào)層的情況下能提供更多的信號(hào)通路的布局 電路。
本發(fā)明實(shí)施例提供一種布局電路，包含第一 3*2柵格陣列，其包含第一 信號(hào)接觸點(diǎn)，第二信號(hào)接觸點(diǎn)以及第三信號(hào)接觸點(diǎn)；第一固定電勢(shì)接觸點(diǎn)以及第二固定電勢(shì)接觸點(diǎn)，耦接至第一固定電勢(shì)；其中第一固定電勢(shì)接觸點(diǎn)以 及第二固定電勢(shì)接觸點(diǎn)按照對(duì)角排列成第一 2*2陣列，且第一信號(hào)接觸點(diǎn)以 及第二信號(hào)接觸點(diǎn)按照對(duì)角排列成第一 2*2陣列。
因此，本發(fā)明可以減少布局面積并提供更多的信號(hào)通路。


圖1為根據(jù)本發(fā)明實(shí)施例的布局圖案單元的示意圖； 圖2為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖3為根據(jù)本發(fā)明實(shí)施例的基于圖1中3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖4為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖5為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖。
具體實(shí)施例方式
圖1為根據(jù)本發(fā)明實(shí)施例的布局圖案單元的示意圖。3*2柵格陣列圖案 110包含信號(hào)接觸點(diǎn)111， 112和113以及固定電勢(shì)接觸點(diǎn)114和115。為了 說明方便，在說明書中，x+y代表x行乘以y列的排列。信號(hào)接觸點(diǎn)以及固定 電勢(shì)接觸點(diǎn)可以是基板錫球(substrate balls),基板接腳(substrate pins)， PCB板 焊盤(printed circuit board pads)以及倒裝芯片隆起焊盤(flip chip bumps)。信號(hào)接 觸點(diǎn)111和112按對(duì)角排列以形成2*2陣列，固定電勢(shì)接觸點(diǎn)114和115也 按對(duì)角排列以形成2*2陣列。除此之外，固定電勢(shì)接觸點(diǎn)114和115耦接至 相同的固定電勢(shì)，例如電源Vdd， Vss以及接地。3*2柵格陣列圖案120包含信 號(hào)接觸點(diǎn)121， 122和123以及固定電勢(shì)接觸點(diǎn)124和125。信號(hào)接觸點(diǎn)121 和122按對(duì)角排列以形成2*2陣列，固定電勢(shì)接觸點(diǎn)124和125也按對(duì)角排列以形成2*2陣列。除此之外，固定電勢(shì)接觸點(diǎn)124和125耦接至相同的固 定電勢(shì)，例如電源Vdd， Vss以及接地。3*2柵格陣列圖案110與3*2柵格陣列 圖案120的區(qū)別在于信號(hào)接觸點(diǎn)113和123排列在不同的位置。3*2柵格陣列 圖案130包含信號(hào)接觸點(diǎn)131， 132和133以及固定電勢(shì)接觸點(diǎn)134和135。 如圖1所示，3*2柵格陣列圖案110與3*2柵格陣列圖案130的區(qū)別在于固定 電勢(shì)接觸點(diǎn)以不同的方式按對(duì)角排列成2*2陣列。3*2柵格陣列圖案130中固 定電勢(shì)接觸點(diǎn)134和135耦接至相同的固定電勢(shì)，例如電源Vdd， Vm以及接 地。3*2柵格陣列圖案140包含信號(hào)接觸點(diǎn)141， 142和143以及固定電勢(shì)接 觸點(diǎn)144和145。 3*2柵格陣列圖案120與3*2柵格陣列圖案140的區(qū)別在于 固定電勢(shì)接觸點(diǎn)以不同的方式按對(duì)角排列成2*2陣列。3*2柵格陣列圖案140 中固定電勢(shì)接觸點(diǎn)144和145耦接至相同的固定電勢(shì)，例如電源Vdd， Vm以 及接地。每個(gè)3*2柵格陣列圖案110， 120， 130和140均可被旋轉(zhuǎn)并且可設(shè) 置于倒裝芯片，PCB基板或錫球柵格陣列(BallGrid陣列，以下簡(jiǎn)稱BGA)基 板上。例如，3*2柵格陣列圖案IIO可以被旋轉(zhuǎn)180度然后再設(shè)置于倒裝芯片。
圖2為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖。3*2柵格陣列圖案210為3*2柵格陣列圖案110旋轉(zhuǎn)180度，固定電 勢(shì)接觸點(diǎn)214和215通過電路線(circuit line)201耦接至電源Vdd。 3*2柵格陣 列圖案220基于3*2柵格陣列圖案120，且固定電勢(shì)接觸點(diǎn)224和225也是通 過電路線201耦接至電源Vdd。 3*2柵格陣列圖案210和220形成6*2陣列。 電路線201耦接至直流電源Vdd以及固定電勢(shì)接觸點(diǎn)214， 215， 224和225。 電路線201穿過3*2柵格陣列圖案210以及220。電路線201為圖2中的虛線， 位于電路板的一層上，例如，PCB板的底層。其它電路線位于電路板的其它 層，例如PCB板的最上層。
3*2柵格陣列圖案230為3*2柵格陣列圖案110旋轉(zhuǎn)180度，固定電勢(shì)接 觸點(diǎn)234和235通過電路線202耦接至電源￥^或接地。3*2柵格陣列圖案240 基于3*2柵格陣列圖案120，且固定電勢(shì)接觸點(diǎn)244和245也通過電路線202耦接至電源Vss或接地。3*2柵格陣列圖案230和240形成6*2陣列。電路線 202耦接至電源Vss以及固定電勢(shì)接觸點(diǎn)234， 235， 244和245。電路線202 穿過3*2柵格陣列圖案230以及240。電路線202為圖2中的虛線，位于電路 板的一層上，例如，PCB板的底層。其它電路線位于電路板的其它層，例如 PCB板的最上層。電路線201和電路線202為固定電勢(shì)接觸點(diǎn)與電勢(shì)電源之 間最短的連接線，例如電源Vdd,V^或接地。且四個(gè)固定電勢(shì)接觸點(diǎn)共享同一 電路線以節(jié)省布局空間。除此之外，多個(gè)信號(hào)接觸點(diǎn)排列于3*2柵格陣列圖 案210與3*2柵格陣列圖案230之間以及3*2柵格陣列圖案220與3*2柵格 陣列圖案240之間。
圖3為根據(jù)本發(fā)明實(shí)施例的基于圖1中3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖。3*2柵格陣列圖案310為3*2柵格陣列圖案110旋轉(zhuǎn)180度，固定電 勢(shì)接觸點(diǎn)314和315通過電路線301耦接至電源Vdd。 3*2柵格陣列圖案320 基于3*2柵格陣列圖案120，固定電勢(shì)接觸點(diǎn)324和325也通過電路線301耦 接至電源Vdd。 3*2柵格陣列圖案310和320形成6*2陣列。電路線301耦接 至直流電源Vdd以及固定電勢(shì)接觸點(diǎn)314， 315， 324和325。電路線301也穿 過3*2柵格陣列圖案310以及320。電路線301為圖3中的虛線，位于電路板 的一層上，例如，PCB板的底層。其它電路線位于電路板的其它層，例如PCB 板的最上層。
3*2柵格陣列圖案330為3*2柵格陣列圖案110旋轉(zhuǎn)180度，固定電勢(shì)接 觸點(diǎn)334和335通過電路線302耦接至電源Vss或接地。3+2柵格陣列圖案340 基于3*2柵格陣列圖案120，且固定電勢(shì)接觸點(diǎn)344和345也通過電路線302 耦接至電源Vss或接地。3*2柵格陣列圖案330和340形成6*2陣列。電路線 302耦接至直流電源Vss以及固定電勢(shì)接觸點(diǎn)334， 335， 344和345。電路線 302穿過3*2柵格陣列圖案330以及340。電路線302為圖3中的虛線，位于 電路板的一層上，例如，PCB板的底層。其它電路線位于電路板的其它層， 例如PCB板的最上層。電路線301和電路線302為固定電勢(shì)接觸點(diǎn)與電勢(shì)電源之間最短的連接 線，例如電源Vdd， Vss或接地。且四個(gè)固定電勢(shì)接觸點(diǎn)共享同一電路線以節(jié) 省布局空間。圖2與圖3之間的區(qū)別為3*2柵格陣列圖案310和330之間以 及3*2柵格陣列圖案320以及340之間沒有信號(hào)接觸點(diǎn)。
請(qǐng)參考圖2，固定電勢(shì)接觸點(diǎn)215以及224排列成2*2陣列，固定電勢(shì)接 觸點(diǎn)235以及244排列成另一 2*2陣歹lj。請(qǐng)參考圖3，固定電勢(shì)接觸點(diǎn)315以 及324排列成2*2陣列，固定電勢(shì)接觸點(diǎn)335以及344排列成另一 2*2陣列。 但本發(fā)明并不限制于將固定電勢(shì)接觸點(diǎn)排列成如圖2以及圖3的形式。3*2柵 格陣列圖案110， 120， 130以及140中的兩個(gè)也可用于形成6*2陣列。四個(gè) 固定電勢(shì)接觸點(diǎn)也可用于共享同一電路線以節(jié)省布局面積。
圖4為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖。3*2柵格陣列圖案410基于3*2柵格陣列圖案120或110，固定電勢(shì) 接觸點(diǎn)414以及415通過電路線401耦接至電源Vdd。 3*2柵格陣列圖案420 基于3*2柵格陣列圖案120，固定電勢(shì)接觸點(diǎn)424以及425也通過電路線401 耦接至電源Vdd。 3*2柵格陣列圖案410以及420形成6*2陣列。電路線401 耦接至直流電源Vdd以及固定電勢(shì)接觸點(diǎn)414， 415， 424和425。電路線401 穿過3*2柵格陣列圖案410以及420。電路線401位于電路板的一層上，其它 電路線與其位于電路板的同一層，例如PCB板的最上層。
3*2柵格陣列圖案430基于3*2柵格陣列圖案120或110，固定電勢(shì)接觸 點(diǎn)434以及435通過電路線402耦接至電源Vss或接地。3+2柵格陣列圖案440 基于3*2柵格陣列圖案120，固定電勢(shì)接觸點(diǎn)444以及445也通過電路線402 耦接至電源Vss或接地。3*2柵格陣列圖案430以及440形成6*2陣列。電路 線402耦接至直流電源vm以及固定電勢(shì)接觸點(diǎn)434， 435， 444和445。電路 線402穿過3*2柵格陣列圖案430以及440。電路線402位于電路板的一層上， 其它電路線與其位于電路板的同一層。電路線401以及402可以減少接觸點(diǎn) 與電源電勢(shì)(例如，Vm或Vss)之間的電路線長(zhǎng)度。信號(hào)接觸點(diǎn)的一列位于3*2柵格陣列圖案410以及430之間以及3*2柵格陣列圖案420以及440之間。 圖5為根據(jù)本發(fā)明實(shí)施例的基于圖1的3*2柵格陣列圖案的接觸點(diǎn)排列 示意圖。3*2柵格陣列圖案510基于3*2柵格陣列圖案120或110，固定電勢(shì) 接觸點(diǎn)514以及515通過電路線501耦接至電源Vdd。固定電勢(shì)接觸點(diǎn)514以 及515分別按對(duì)角排列于第一行以及第二行。3*2柵格陣列圖案520基于3*2 柵格陣列圖案120或110，固定電勢(shì)接觸點(diǎn)524以及525通過電路線501耦接 至電源Vdd。固定電勢(shì)接觸點(diǎn)524以及525分別按對(duì)角排列于第三行以及第四 行。3*2柵格陣列圖案510排列于第一列以及第二列，且3*2柵格陣列圖案 520排列于第二列以及第三列。3*2柵格陣列圖案510以及520共享一個(gè)柵格。 電路線501耦接至直流電源Vdd以及固定電勢(shì)接觸點(diǎn)514， 515， 524和525。 電路線501穿過3*2柵格陣列圖案510以及520。電路線501位于電路板的一 層上，例如，PCB板的底層。其它電路線位于電路板的其它層，例如PCB板 的最上層。
3*2柵格陣列圖案530基于3*2柵格陣列圖案120或110，固定電勢(shì)接觸 點(diǎn)534以及535通過電路線502耦接至電源V^或接地。固定電勢(shì)接觸點(diǎn)534 以及535分別按對(duì)角排列于第一行以及第二行。3*2柵格陣列圖案540基于 3*2柵格陣列圖案120或110，固定電勢(shì)接觸點(diǎn)544以及545通過電路線502 耦接至電源V^或接地。固定電勢(shì)接觸點(diǎn)544以及545分別按對(duì)角排列于第三 行以及第四行。3*2柵格陣列圖案530排列于第四列以及第五列，且3*2柵格 陣列圖案540排列于第五列以及第六列。3*2柵格陣列圖案530以及540共享 一個(gè)柵格。
電路線502耦接至電源Vss以及固定電勢(shì)接觸點(diǎn)534， 535， 544和545。 電路線502穿過3*2柵格陣列圖案530以及540。電路線502位于電路板的一 層上，例如PCB板的最上層。其它電路線位于電路板的其它層，例如，PCB 板的底層。電路線501以及502可以減少接觸點(diǎn)與電源電勢(shì)(例如，Vdd或 Vss)之間的電路線長(zhǎng)度。請(qǐng)參考圖2，圖3，圖4以及圖5，本發(fā)明并非限制于將3*2柵格陣列圖 案的固定電勢(shì)接觸點(diǎn)分別按對(duì)角排列于底層2*2陣列左邊角落以及上層2*2 陣列右邊角落。3*2柵格陣列圖案的固定電勢(shì)接觸點(diǎn)可分別按對(duì)角排列于底層 2*2陣列右邊角落以及上層2*2陣列左邊角落。用于電源Vdd和Vss以及接地 的電路線201， 202， 301， 302， 401， 402， 501以及502比用于信號(hào)的其它 電路線要寬。電路線201， 202， 301， 302， 401， 402， 501以及502可以對(duì) 信號(hào)接觸點(diǎn)之間的噪聲干擾具有防護(hù)作用。
除此之外，連接至電源Vdd和Vss以及接地的電路線201， 202， 301， 302， 401以及402為直線，使得固定電勢(shì)接觸點(diǎn)與電源Vm和1以及接地之間的 路徑最短以提供更高的頻寬。根據(jù)本發(fā)明的固定電勢(shì)接觸點(diǎn)的排列，每個(gè)電 路線201， 202， 301， 302， 401， 402， 501以及502可以連接至少四個(gè)固定 電勢(shì)接觸點(diǎn)以節(jié)省布局面積。本發(fā)明實(shí)施例的接觸點(diǎn)排列的優(yōu)點(diǎn)在于芯片可 以具有較高的I/O密度以及較小的尺寸，以及PCB和BGA封裝的基板可以具 有較少的層數(shù)。例如，兩層板的PCB和BGA封裝的基板以及根據(jù)本發(fā)明實(shí) 施例排列的接觸點(diǎn)可以代替現(xiàn)有的四層板的PCB和BGA封裝的基板以節(jié)省 成本。如果具有相同的布局尺寸，倒裝芯片可以具有更多的信號(hào)接觸點(diǎn)，以 達(dá)到較高的I/O密度。除此之外，由于根據(jù)本發(fā)明實(shí)施例的用于電源Vdd和 Vss以及接地之間的電路線使得布局面積的降低，倒裝芯片可以具有比四層錫 球更多的層數(shù)，如六層。圖2，圖3，圖4以及圖5的接觸點(diǎn)排列可以應(yīng)用至 BGA封裝的基板，PCB板以及倒裝芯片。
權(quán)利要求
1.一種布局電路，其特征在于，所述的布局電路包含第一3*2柵格陣列，包含第一信號(hào)接觸點(diǎn)，第二信號(hào)接觸點(diǎn)以及第三信號(hào)接觸點(diǎn)；第一固定電勢(shì)接觸點(diǎn)以及第二固定電勢(shì)接觸點(diǎn)，耦接至第一固定電勢(shì)；其中所述的第一固定電勢(shì)接觸點(diǎn)以及所述的第二固定電勢(shì)接觸點(diǎn)按照對(duì)角排列成第一2*2陣列，且所述的第一信號(hào)接觸點(diǎn)以及所述的第二信號(hào)接觸點(diǎn)按照對(duì)角排列成所述的第一2*2陣列。
2. 根據(jù)權(quán)利要求1所述的布局電路，其特征在于，所述的布局電路更包含第二3*2柵格陣列，包含第四信號(hào)接觸點(diǎn)，第五信號(hào)接觸點(diǎn)以及第六信號(hào)接觸點(diǎn)； 第三固定電勢(shì)接觸點(diǎn)以及第四固定電勢(shì)接觸點(diǎn)，耦接至所述的第一固定 電勢(shì)；其中所述的第三固定電勢(shì)接觸點(diǎn)以及所述的第四固定電勢(shì)接觸點(diǎn)按照對(duì) 角排列成第二 2*2陣列，且所述的第四信號(hào)接觸點(diǎn)以及所述的第五信號(hào)接觸 點(diǎn)按照對(duì)角排列成所述的第二 2*2陣列。
3. 根據(jù)權(quán)利要求2所述的布局電路，其特征在于，所述的第一3*2柵格 陣列以及所述的第二 3*2柵格陣列形成第一 6*2陣列，以及進(jìn)一步包括第一 電路線，耦接至所述的第一固定電勢(shì)并穿過所述的第一 3*2柵格陣列以及所 述的第二3*2柵格陣列。
4. 根據(jù)權(quán)利要求2所述的布局電路，其特征在于，所述的第一，第二， 第三以及第四固定電勢(shì)接觸點(diǎn)耦接至所述的第一 固定電勢(shì)。
5. 根據(jù)權(quán)利要求2所述的布局電路，其特征在于，所述的布局電路更包含第三3*2柵格陣列，包含第七信號(hào)接觸點(diǎn)，第八信號(hào)接觸點(diǎn)以及第九信號(hào)接觸點(diǎn)； 第五固定電勢(shì)接觸點(diǎn)以及第六固定電勢(shì)接觸點(diǎn)，耦接至第二固定電勢(shì)； 第四3*2柵格陣列，包含第十信號(hào)接觸點(diǎn)，第十一信號(hào)接觸點(diǎn)以及第十二信號(hào)接觸點(diǎn)； 第七固定電勢(shì)接觸點(diǎn)以及第八固定電勢(shì)接觸點(diǎn)，耦接至所述的第二固定 電勢(shì)；其中所述的第五固定電勢(shì)接觸點(diǎn)以及所述的第六固定電勢(shì)接觸點(diǎn)按照對(duì) 角排列成第三2*2陣列，且所述的第七信號(hào)接觸點(diǎn)以及所述的第八信號(hào)接觸 點(diǎn)按照對(duì)角排列成所述的第三2*2陣列；其中所述的第七固定電勢(shì)接觸點(diǎn)以及所述的第八固定電勢(shì)接觸點(diǎn)按照對(duì) 角排列成第四2*2陣列，且所述的第七信號(hào)接觸點(diǎn)以及所述的第八信號(hào)接觸 點(diǎn)按照對(duì)角排列成所述的第四2*2陣列。
6. 根據(jù)權(quán)利要求5所述的布局電路，其特征在于，所述的第三3*2柵格陣 列以及所述的第四3*2柵格陣列形成第二 6*2陣列，以及進(jìn)一步包括第二電 路線，耦接至所述的第二固定電勢(shì)并穿過所述的第三3*2柵格陣列以及所述 的第四3*2柵格陣列。
7. 根據(jù)權(quán)利要求5所述的布局電路，其特征在于，所述的第五，第六， 第七，第八固定電勢(shì)接觸點(diǎn)耦接至所述的第二固定電勢(shì)。
8. 根據(jù)權(quán)利要求5所述的布局電路，其特征在于，所述的第一3*2柵格 陣列直接與所述的第二 3*2柵格陣列相鄰，且所述的第二以及第三固定電勢(shì) 接觸點(diǎn)排列成第五2*2陣列，其中所述的第三3*2柵格陣列直接與所述的第 四3*2柵格陣列相鄰，且所述的第六以及第七固定電勢(shì)接觸點(diǎn)排列成第六2*2 陣列。
9. 根據(jù)權(quán)利要求8所述的布局電路，其特征在于，多個(gè)信號(hào)接觸點(diǎn)排列 于所述的第一 3*2柵格陣列與所述的第二 3*2柵格陣列之間，以及排列于所 述的第二 3*2柵格陣列與所述的第四3*2柵格陣列之間。
10. 根據(jù)權(quán)利要求5所述的布局電路，其特征在于，所述的第一以及第二 3*2柵格陣列形成第三6*2陣列，所述的第一以及第二固定電勢(shì)接觸點(diǎn)分別排 列于所述的第三6*2陣列的第一行和第二行，所述的第三信號(hào)接觸點(diǎn)排列于 所述的第三6*2陣列的第三行，以及所述的第三和第四固定電勢(shì)接觸點(diǎn)分別 排列于所述的第三6*2陣列的第四行和第五行。
11. 根據(jù)權(quán)利要求IO所述的布局電路，其特征在于，所述的第三和第四 3*2柵格陣列形成第四6*2陣列，所述的第五以及第六固定電勢(shì)接觸點(diǎn)分別排 列于所述的第四6*2陣列的第一行和第二行，所述的第九信號(hào)接觸點(diǎn)排列于 所述的第四6*2陣列的第三行，以及所述的第七和第八固定電勢(shì)接觸點(diǎn)分別 排列于所述的第四6*2陣列的第四行和第五行。
12. 根據(jù)權(quán)利要求10所述的布局電路，其特征在于，所述的第一，第二， 第三以及第四固定電勢(shì)接觸點(diǎn)耦接至所述的第一固定電勢(shì)。
13. 根據(jù)權(quán)利要求ll所述的布局電路，其特征在于，所述的第五，第六， 第七以及第八固定電勢(shì)接觸點(diǎn)耦接至所述的第二固定電勢(shì)。
14. 根據(jù)權(quán)利要求IO所述的布局電路，其特征在于，所述的第一3*2柵 格陣列排列于所述的第三6*2陣列的第一列以及第二列，所述的第二 3*2柵 格陣列排列于所述的第三6*2陣列的第二列以及第三列，所述的第一以及第 二 3*2柵格陣列共享一個(gè)柵格，所述的第一以及第二固定電勢(shì)接觸點(diǎn)分別排 列于所述的第三6*2陣列的第一行以及第二行，以及所述的第三以及第四固 定電勢(shì)接觸點(diǎn)分別排列于所述的第三6*2陣列的第三行以及第四行。
15. 根據(jù)權(quán)利要求14所述的布局電路，其特征在于，所述的第三3*2柵 格陣列排列于所述的第三6*2陣列的第四列以及第五列，所述的第四3*2柵 格陣列排列于所述的第三6*2陣列的第五列以及第六列，所述的第三以及第 四3*2柵格陣列共享一個(gè)柵格，所述的第五以及第六固定電勢(shì)接觸點(diǎn)分別排 列于所述的第三6*2陣列的第一行以及第二行，以及所述的第七以及第八固 定電勢(shì)接觸點(diǎn)分別排列于所述的第三6*2陣列的第三行以及第四行。
16. 根據(jù)權(quán)利要求14所述的布局電路，其特征在于，所述的第一，第二， 第三以及第四固定電勢(shì)接觸點(diǎn)耦接至所述的第一固定電勢(shì)。
17. 根據(jù)權(quán)利要求15所述的布局電路，其特征在于，所述的第五，第六， 第七以及第八固定電勢(shì)接觸點(diǎn)耦接至所述的第二固定電勢(shì)。
18. 根據(jù)權(quán)利要求1所述的布局電路，其特征在于，所述的布局電路可應(yīng) 用于基板，PCB板，BGA封裝或倒裝芯片。
全文摘要
本發(fā)明涉及一種布局電路，包含第一3*2柵格陣列，其包含第一信號(hào)接觸點(diǎn)，第二信號(hào)接觸點(diǎn)以及第三信號(hào)接觸點(diǎn)；第一固定電勢(shì)接觸點(diǎn)以及第二固定電勢(shì)接觸點(diǎn)，耦接至第一固定電勢(shì)；其中第一固定電勢(shì)接觸點(diǎn)以及第二固定電勢(shì)接觸點(diǎn)按照對(duì)角排列成第一2*2陣列，且第一信號(hào)接觸點(diǎn)以及第二信號(hào)接觸點(diǎn)按照對(duì)角排列成第一2*2陣列。因此，本發(fā)明可以減少布局面積并提供更多的信號(hào)通路。
文檔編號(hào)H01L23/485GK101290915SQ20081000920
公開日2008年10月22日 申請(qǐng)日期2008年1月29日 優(yōu)先權(quán)日2007年4月19日
發(fā)明者李錦智 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司