疊層封裝體及其制造方法
【專利摘要】實施例的疊層封裝體可以包括：上芯片，在下芯片之上；背面鈍化層，覆蓋下芯片的背面表面，并且具有與下通孔電極的突出部的高度大體相等的厚度；背面凸塊，與突出部大體接觸；以及正面凸塊，與上芯片的芯片接觸部電耦接，并且與背面凸塊物理和電連接。背面鈍化層可以包括被提供在突出部的側壁之上和下芯片的背面表面之上的第一絕緣層。還公開了制造方法的實施例。
【專利說明】疊層封裝體及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求2013年8月29日向韓國知識產權局提交的申請?zhí)枮?0-2013-0103078的韓國專利申請的優(yōu)先權，其全部內容通過引用合并于此。

【技術領域】
[0003]實施例涉及一種封裝技術，更具體而言，涉及一種包括通孔電極的疊層封裝體及其制造方法。

【背景技術】
[0004]用于電子系統(tǒng)的半導體器件可以包括各種電子電路元件，并且電子電路元件可以被集成在半導體襯底中和/或上，以構成半導體器件(此外，被稱作為半導體芯片或半導體裸片)。存儲器半導體芯片也可以用于電子系統(tǒng)中。在包括存儲器半導體芯片的半導體器件用于電子系統(tǒng)之前，半導體器件可以被封裝以形成封裝體。這些半導體封裝體可以用于電子系統(tǒng)，例如計算機、移動系統(tǒng)或數(shù)據(jù)存儲媒介。
[0005]隨著諸如智能電話的移動系統(tǒng)變得更輕且更小，用于移動系統(tǒng)的半導體封裝體會不斷地按比例縮小。另外，隨著多功能的移動系統(tǒng)的發(fā)展，越來越需要大容量的半導體封裝體。結合這種情況，已經致力于將多個半導體器件置于單個封裝體中，以提供諸如疊層封裝體的大容量的半導體封裝體。另外，已經提出了穿過半導體芯片的穿硅通孔(TSV)電極以將單個疊層封裝體中的半導體芯片彼此電連接。


【發(fā)明內容】

[0006]各種實施例涉及疊層封裝體及其制造方法。
[0007]根據(jù)一些實施例，一種疊層封裝體包括:上芯片，在下芯片上；下通孔電極，穿過下芯片，并且包括從下芯片的背面表面突出的突出部；背面鈍化層，覆蓋下芯片的背面表面，并且具有與突出部的高度大體相等的厚度；背面凸塊，與突出部的頂表面大體接觸；以及正面凸塊，與上芯片的芯片接觸部電連接，并且與背面凸塊物理且電連接。背面鈍化層包括:第一絕緣層，覆蓋突出部的側壁和下芯片的背面表面；和第二絕緣層，在第一絕緣層上。
[0008]根據(jù)另外的實施例，一種疊層封裝體包括:上芯片，被設置在下通孔電極穿過的下芯片上；模塑件，覆蓋下芯片的側壁和上芯片的側壁；外連接端子，被設置在下芯片的正面表面上和模塑件的底表面上；以及重布線，將外連接端子與下通孔電極電連接，并且被設置在下芯片的正面表面上。
[0009]根據(jù)另外的實施例，一種制造疊層封裝體的方法包括以下步驟:在包括下通孔電極的下芯片的背面表面上形成第一絕緣層。下通孔電極具有從下芯片的背面表面突出的突出部，并且第一絕緣層被形成覆蓋突出部的側壁。第二絕緣層形成在第一絕緣層上，并且第二絕緣層被形成具有與突出部的高度大體相等的厚度。背面凸塊被形成與突出部的頂表面大體接觸。上芯片層疊在下芯片上，使得背面凸塊與電連接至上芯片的芯片接觸部的正面凸塊電連接且物理連接。第一絕緣層和第二絕緣層構成背面鈍化層。

【專利附圖】

【附圖說明】
[0010]結合附圖和所附詳細說明來描述實施例，其中:
[0011]圖1是說明根據(jù)一個實施例的疊層封裝體的截面圖；
[0012]圖2至圖4是說明根據(jù)一個實施例的構成疊層封裝體的各種半導體芯片的截面圖；
[0013]圖5是說明根據(jù)一個實施例的構成疊層封裝體的半導體芯片之間的互連結構的截面圖；
[0014]圖6至圖12是說明根據(jù)一個實施例的一種制造疊層封裝體的方法的截面圖；
[0015]圖13至圖17是說明根據(jù)一個實施例的一種形成構成疊層封裝體的半導體芯片的互連凸塊的方法的截面圖；
[0016]圖18是說明包括根據(jù)一個實施例的疊層封裝體的一種電子系統(tǒng)的框圖；以及
[0017]圖19是說明包括根據(jù)一個實施例的疊層封裝體的另一種電子系統(tǒng)的框圖。

【具體實施方式】
[0018]實施例可以提供包括多個層疊芯片的疊層封裝體以及制造疊層封裝體的方法，多個層疊芯片通過通孔電極電連接。每個疊層封裝體可以包括外連接端子，并且外連接端子可以排列在層疊芯片中的最下面芯片的底表面上、和覆蓋層疊芯片的側壁的模塑件的底表面上。即，模塑件的底表面可以用作疊層封裝體的整個底表面的一部分。因而，即使最下面芯片的寬度減小，外連接端子也可以容易地排列在疊層封裝體的整個底表面上，而不減小外連接端子之間的間距、或者不減小外連接端子的寬度。
[0019]將理解的是，盡管本文中可以利用術語第一、第二、第三等來描述各種元件，但是不應當采用限制的方式來解釋這些元件。這些術語僅用作區(qū)分一個元件與另一個元件。因而，在一些實施例中的第一元件在其他的實施例中可以被稱作為第二元件。
[0020]將理解的是，當一個元件關于另一個元件被提及“在…上”、“在…上面”、“在…下面”或“在…之下”時，其可以關于另一個元件分別直接“在…上”、“在…上面”、“在…下面”或“在…之下”，或者也可以存在中間元件。因此，本文中使用的諸如“在…上”、“在…上面”、“在…下面”或“在…之下”的術語僅出于說明性的目的，并非意圖限制實施例。
[0021]還將理解的是，當一個元件被提及與另一個元件“連接”、“耦接”時，其可以直接與其他的元件連接或耦接，或者可以存在中間元件。相反地，當一個元件被提及與另一個元件“直接連接”、“直接耦接”時，則不存在中間元件。用于描述元件或層之間關系的其他詞語應當以相同的方式來解釋。半導體襯底可以具有對應于集成有構成電子電路的晶體管和內部互連線的區(qū)域應的有源層?？梢酝ㄟ^利用裸片切割工藝來將半導體襯底分成多個片來獲得半導體芯片。
[0022]半導體芯片可以包括存儲器芯片或邏輯芯片。存儲器芯片可以包括被集成在半導體襯底上和/或中的動態(tài)隨機存取存儲器(DRAM)電路、靜態(tài)隨機存取存儲器(SRAM)電路、快閃存儲器電路、磁性隨機存取存儲器(MRAM)電路、阻變隨機存取存儲器(ReRAM)電路、鐵電隨機存取存儲器(FeRAM)電路或者相變隨機存取存儲器(PcRAM)電路。邏輯芯片可以包括被集成在半導體襯底上和/或中的邏輯電路。在一些情況下，本文中利用的術語“半導體襯底”可以被解釋為形成有集成電路的半導體芯片或半導體裸片。
[0023]參見圖1，根據(jù)本實施例的疊層封裝體10可以被配置成包括疊層結構，所述疊層結構具有順序層疊的多個半導體芯片100、200和300，覆蓋和保護疊層結構的側壁的模塑件510、以及將疊層結構與外部設備或系統(tǒng)電連接的外連接端子550。半導體芯片100、200和300可以通過通孔連接結構而彼此電連接。
[0024]參見圖1和圖2，構成疊層封裝體10的下半導體芯片100可以包括下半導體襯底110和穿過下半導體襯底110的下通孔電極170。下通孔電極170可以構成疊層封裝體10的通孔連接結構。每個下通孔電極170可以包括從下半導體襯底110的正面表面111朝向下半導體襯底110的背面表面113延伸的導電柱體。
[0025]每個下通孔電極170可以包括可擴散金屬材料，例如銅(Cu)材料、錫(Sn)材料、銀(Ag)材料，包括以上所列材料中的至少兩種的合金材料。在一些實施例中，每個下通孔電極170可以包括:鎵(Ga)材料、銦(Iη)材料、錫(Sn)材料、汞(Hg)材料、鉍(Bi)材料、鉛(Pb)材料、金(Au)材料、鋅(Zn)材料、鋁(Al)材料、或者包括以上所列材料中的至少兩種的合金材料。盡管附圖中未示出，但是絕緣內襯可以被設置在下通孔電極170與下半導體襯底110之間。
[0026]阻擋金屬層可以被設置在下半導體襯底110和下通孔電極170之間。更具體地，阻擋金屬層可以被設置在絕緣內襯和下通孔電極170之間。阻擋金屬層可以防止下通孔電極170中的金屬原子擴散至下半導體襯底110中。例如，阻擋金屬層可以包括:鈦(Ti)材料、鉭(Ta )材料、鎢(W )材料、氮化鈦(T iN )材料、氮化鉭(TaN )材料、氮化鎢(WN )材料、氮化鉭硅(TaSiN)材料、氮化鈦硅(TiSiN)材料、氮化鎢硅(WSiN)材料、錳(Mn)材料、釕(Ru)材料、或者包括以上所列材料中的至少兩種的合金材料。如圖5中所示，下通孔電極170可以被形成包括諸如銅材料的金屬材料，并且阻擋金屬層177可以被形成包圍下通孔電極170的側壁。盡管附圖中未示出，但是絕緣內襯可以被設置在阻擋金屬層177和下半導體襯底110之間，以將下通孔電極170與下半導體襯底110電絕緣。
[0027]下半導體襯底110可以是硅襯底，并且下半導體襯底110的正面表面111可以對應于有源層的表面，其中形成有構成半導體器件(諸如存儲器半導體器件)的集成電路。下半導體襯底110的背面表面113可以與正面表面111相對。諸如晶體管的構成集成電路的電路元件可以被設置在有源層中和/或上，并且層間絕緣層130和在層間絕緣層130中的內部互連結構131和133可以被設置在下半導體襯底110的正面表面111上。
[0028]內部互連結構131和133可以包括與晶體管電連接的互連線，并且下通孔電極170可以經由內部互連結構131和133與構成集成電路的電路元件電連接。內部互連結構131和133可以包括互連線和與互連線連接的連接通孔?；ミB線和連接通孔可以將下通孔電極170與用作接觸焊盤的芯片接觸部135電連接。正面鈍化層140可以被設置在層間絕緣層130上，以暴露出芯片接觸部135。正面鈍化層140可以包括氧化硅層、氮化硅(SiN)層或他們的組合。
[0029]如圖1中所示，外連接端子550可以電連接至與疊層封裝體10的最下面的芯片相對應的下半導體芯片100的芯片接觸部135中相應的芯片接觸部135。由于下半導體芯片100的芯片接觸部135與外連接端子550連接，所以下半導體芯片100可以被倒置(倒裝芯片)。
[0030]再次參見圖1和圖2，下通孔電極170可以大體穿過下半導體襯底110的本體，并且包括從下半導體襯底I1的背面表面113突出的突出部175。下通孔電極170的突出部175可以穿過覆蓋下半導體襯底110的背面表面113的背面鈍化層150，使得突出部175的頂表面171暴露。突出部175的暴露出的頂表面171可以用下背面凸塊180來覆蓋。
[0031]背面鈍化層150可以包括第一背面絕緣層151和第二背面絕緣層153。第一背面絕緣層151可以被設置在背面表面113上，以覆蓋下通孔電極170突出部175的側壁。第一背面絕緣層151可以具有正形的內襯形狀，以覆蓋背面表面113、和突出部175的側壁。第二背面絕緣層153可以被設置在第一背面絕緣層151上。第二背面絕緣層153可以包括與第一背面絕緣層151不同的絕緣層。背面鈍化層150的表面可以與突出部175的頂表面171齊平。
[0032]第一背面絕緣層151可以被設置成直接覆蓋突出部175的整個側壁。第一背面絕緣層151可以用作防止突出部175中的金屬原子(例如，銅原子)擴散或移出的擴散阻擋層。用作擴散阻擋層的第一背面絕緣層151可以包括氮化硅層或氧化硅層，以有效地阻擋金屬原子或金屬離子的遷移。如果突出部175中的諸如銅離子的金屬離子擴散出，則擴散出的銅離子可以與第二背面絕緣層153中的硅原子反應，以形成銅硅化合物材料。具體地，如果突出部175中的諸如銅離子的金屬離子被擴散至下半導體襯底110中，則擴散出的金屬離子會引起形成在下半導體襯底110中的晶體管的異常操作。例如，如果突出部175中的諸如銅離子的金屬離子擴散至下半導體襯底110中，則擴散出的銅離子會降低形成在下半導體襯底110中的晶體管的閾值電壓特性和/或泄漏電流特性。因而，如果下半導體芯片100是DRAM器件，則會降低下半導體芯片100的刷新特性。因而，用作擴散阻擋層的第一背面絕緣層151可以防止下半導體芯片100被諸如銅離子的金屬離子污染。
[0033]如上所述，背面鈍化層150的第一背面絕緣層151可以具有正形地覆蓋突出部175的側壁和下半導體襯底110的背面表面113的內襯形狀。因而，第一背面絕緣層151在突出部175之間可以具有凹面形狀。第二背面絕緣層153可以填充由第一背面絕緣層151的凹面形狀限定的空間，以形成背面鈍化層150的平整表面。因此，背面鈍化層150的表面可以與突出部175的頂表面171齊平。另外，第二背面絕緣層153可以用作減輕施加至背面鈍化層150的壓力的絕緣緩沖層。因而，第二背面絕緣層153可以減小施加至背面鈍化層150的壓力，以增強半導體芯片100、200和300之間的凸塊結構的機械可靠性。用作絕緣緩沖層的第二背面絕緣層153可以包括氧化硅層。
[0034]下背面凸塊180可以被設置成與穿過背面鈍化層150的突出部175的頂表面171直接接觸。每個下背面凸塊180可以包括:與突出部175的頂表面171接觸的背面凸塊本體181、與背面凸塊本體181接觸的濕潤層183、以及與濕潤層183接觸的抗氧化層185。背面凸塊本體181可以包括銅，濕潤層183可以包括鎳，以及抗氧化層185可以包括金。在一些實施例中，每個下背面凸塊180可以僅包括背面凸塊本體181和濕潤層183。突出部175和背面凸塊本體181可以彼此接觸而具有“T”形配置(從截面圖觀察時)。即，下背面凸塊180可以具有比突出部175的寬度更大的寬度。結果，半導體芯片100和200之間的凸塊結構的接觸區(qū)可以增大。中間半導體芯片200可以層疊在下半導體芯片100上，使得中間半導體芯片200的中間正面凸塊(圖1中的290)與下背面凸塊180中相應的正面凸塊結合。
[0035]參見圖1和圖3，層疊在下半導體芯片100上的中間半導體芯片200可以具有與下半導體芯片100大體相同的功能。另外，中間半導體芯片200可以具有與下半導體芯片100大體相同的配置。不同于下半導體芯片100，中間半導體芯片200還可以包括正面凸塊290(即，中間正面凸塊)。中間正面凸塊290可以構成下半導體芯片100與中間半導體芯片200之間的凸塊結構。
[0036]中間半導體芯片200可以包括中間半導體襯底210和穿過中間半導體襯底210的中間通孔電極270。中間通孔電極270可以構成疊層封裝體10的通孔連接結構。每個中間通孔電極270可以對應于從中間半導體襯底210的正面表面211向中間半導體襯底210的背面表面213延伸的導電柱體。中間半導體襯底210的正面表面211可以與設置在中間半導體襯底210中的有源層的表面相對應，并且中間半導體襯底210的背面表面213可以與中間半導體襯底210的正面表面211相對。層間絕緣層230和在層間絕緣層230中的內部互連結構231和233可以被設置在中間半導體襯底210的正面表面211上。
[0037]內部互連結構231和233可以包括互連線、和與互連線電連接的連接通孔。內部互連231和233可以將中間通孔電極270與用作接觸焊盤的芯片接觸部235電連接。正面鈍化層240可以被設置在層間絕緣層230上，以暴露出芯片接觸部235，并且中間正面凸塊290可以被設置在暴露出的芯片接觸部235中相應的芯片接觸部235上。
[0038]每個中間正面凸塊290可以包括:與芯片接觸部235接觸的正面凸塊本體291、和層疊在正面凸塊本體291上的濕潤層293。正面凸塊本體291可以包括，例如銅材料，并且濕潤層293可以包括，例如鎳材料。導電粘合劑295 (例如，焊料層)可以被設置在相應的濕潤層293上。導電粘合劑295可以與下背面凸塊(圖1中的180)結合。
[0039]每個中間通孔電極270可以穿過中間半導體襯底210，并且包括從中間半導體襯底210的背面表面213突出的突出部275，并且突出部275可以穿過覆蓋中間半導體襯底210的背面表面213的背面鈍化層250，使得突出部275的頂表面271暴露。突出部275的每個暴露出的頂表面271可以用中間背面凸塊280來覆蓋。背面鈍化層250可以包括第一背面絕緣層251和第二背面絕緣層253，并且背面鈍化層250可以被設置在中間半導體襯底210的背面表面213上，并且包圍突出部275的側壁。第一背面絕緣層251可以用作擴散阻擋層，并且第二背面絕緣層253可以用作絕緣緩沖層。
[0040]至少一個額外的中間半導體芯片可以層疊在中間半導體芯片200上。額外的中間半導體芯片可以具有與中間半導體芯片200相同的功能和結構。在一些實施例中，中間半導體芯片200可以具有比下半導體芯片100更大或更小的尺寸。
[0041]參見圖1和圖4，上半導體芯片300可以層疊在中間半導體芯片200上。上半導體芯片300可以具有與下半導體芯片100或中間半導體芯片200相同的功能。上半導體芯片300可以具有與下半導體芯片100或中間半導體芯片200相同的配置。然而，不同于下半導體芯片100和中間半導體芯片200，上半導體芯片300可以不包括任何通孔電極。上半導體芯片300可以具有比下半導體芯片100更大或更小的尺寸。
[0042]上半導體芯片300可以包括上半導體襯底310，而上半導體襯底310可以包括彼此相對的正面表面311和背面表面313。正面表面311可以與設置在上半導體襯底310中的有源層的表面相對應。中間絕緣層330以及在中間絕緣層中的內部互連結構331和333可以被設置在上半導體襯底310的正面表面311上。內部互連結構331和333可以包括互連線和與互連線電連接的連接通孔。內部互連結構331和333可以與用作接觸焊盤的芯片接觸部335電連接。正面鈍化層340可以被設置在層間絕緣層330上，以暴露出芯片接觸部335，并且上正面凸塊390可以被設置在暴露出的芯片接觸部335中相應的芯片接觸部335上。每個上正面凸塊390可以包括與芯片接觸部335接觸的正面凸塊本體391、和層疊在正面凸塊本體391上的濕潤層393。正面凸塊本體391可以包括，例如銅材料，并且濕潤層393可以包括，例如鎳材料。導電粘合劑395，例如焊料層，可以被設置在濕潤層393中相應的濕潤層393上。導電粘合劑395可以與中間背面凸塊(圖1中的280)結合。
[0043]模塑件510可以覆蓋半導體芯片100、200和300的側壁，并且暴露出上半導體襯底310的背面表面313。在一些實施例中，模塑件510可以延伸以覆蓋上半導體襯底310的背面表面313。如果上半導體襯底310的背面表面313被模塑件510暴露出，則可以增強疊層封裝體10的熱輻射效率。在疊層封裝體10中產生的熱可以經由暴露出的背面表面313被便利地輻射出。
[0044]參見圖1和圖5，半導體芯片100、200和300可以通過提供垂直電信號路徑的通孔連接結構彼此電連接。因而，疊層封裝體10的水平寬度可以被最小化。通孔連接結構可以被配置成包括彼此電連接的通孔電極170和270。通孔電極170可以通過凸塊結構與通孔電極270電連接。如圖5中所示，與下半導體芯片100的下通孔電極170連接的下背面凸塊180可以與中間半導體芯片200的中間正面凸塊290垂直對準，并且下背面凸塊180和中間正面凸塊290可以通過諸如焊料層的導電粘合劑295彼此結合，使得中間半導體芯片200層疊在下半導體芯片100上。
[0045]如圖1中所示，包括下背面凸塊180和中間正面凸塊290的相鄰凸塊結構可以通過設置在下半導體芯片100和中間半導體芯片200之間的絕緣芯片粘合劑520彼此電絕緣。絕緣芯片粘合劑520可以采用粘合薄膜形式提供，或者可以通過注入液體粘合材料來形成?？商孢x地，絕緣芯片粘合劑520可以在形成模510的同時與模塑件510 —起形成塑。
[0046]再次參見圖1，疊層封裝體10可以包括外連接端子550，外連接端子550與設置在下半導體芯片100的正面表面111上的芯片接觸部135電連接，芯片接觸部135通過模塑件510暴露出。模塑件510可以被形成為包括環(huán)氧模塑化合物(EMC)材料。模塑件510可以被形成僅覆蓋順序層疊有半導體芯片100、200和300的疊層結構的側壁。即，模塑件510可以暴露出下半導體芯片100 (例如，芯片接觸部135和正面鈍化層140)的正面表面。
[0047]外連接端子550可以被配置成包括被二維排列的多個焊料球。外連接端子550可以被設置在下半導體芯片100的正面表面上也在模塑件510的底表面上。即，外連接端子550甚至可以被設置在模塑件510的底表面上。因而，可以最大化排列有外連接端子550的表面的面積。結果，即使下半導體芯片100的寬度被減小，也可以保證提供外連接端子550的面積。
[0048]為了允許外連接端子550甚至排列在模塑件510的底表面上，與相應的芯片接觸部135電連接的重布線530可以延伸至模塑件510的底表面上。重布線530可以通過沉積金屬材料(延伸至模塑件510的底表面上)并將其圖案化來形成。重布線530可以用絕緣層540來覆蓋，并且絕緣層540可以被圖案化以暴露出重布線530的封裝體接觸部531 (BP,焊球著落部)。外連接端子550可以被附接至暴露出的封裝體接觸部531中相應的封裝體接觸部531。
[0049]疊層封裝體10可以被配置成具有有利的熱輻射效率，因為上半導體芯片300的背面表面313被暴露出。另外，外連接端子550 (包括，例如焊料球)甚至可以被排列在模塑件510上，以增加外連接端子550的布局空間，或者增加外連接端子550的數(shù)目。
[0050]參見圖6，下半導體芯片100可以被安裝在輔助襯底710上，并且可以彼此間隔開。輔助襯底710可以是載體襯底。輔助襯底可以是玻璃襯底或硅襯底。每個下半導體芯片100可以被提供成包括下通孔電極(圖1或圖2中的170)，如參照圖2所述。下半導體芯片100可以被安裝在輔助襯底710上，使得下半導體芯片100的正面表面(圖2中的111)面對輔助襯底710。下半導體芯片100可以通過附著至輔助襯底710的粘合帶730被固定至輔助襯底710。
[0051]參見圖7，中間半導體芯片200可以層疊在相應的下半導體芯片100上。中間半導體芯片200可以利用凸塊結合工藝與下半導體芯片100結合?？梢詧?zhí)行凸塊結合工藝，使得中間半導體芯片200的中間前正面凸塊290與下半導體芯片100的下背面凸塊180結合，如圖5中所示。絕緣芯片粘合劑520可以被引入下半導體芯片100與中間半導體芯片200之間的間隙區(qū)。
[0052]參見圖8，上半導體芯片300可以層疊在相應的中間半導體芯片200上。在一些實施例中，至少一個額外的中間半導體芯片可以在層疊上半導體芯片300之前層疊在每個中間半導體芯片200上。額外的中間半導體芯片可以具有與中間半導體芯片200大體相同的功能?？商孢x地，額外的中間半導體芯片可以具有與中間半導體芯片200不同的功能或配置。下半導體芯片100、中間半導體芯片200、和上半導體芯片300可以構成多個疊層結構。即，每個疊層結構可以包括順序層疊的下半導體芯片100、中間半導體芯片200和上半導體芯片300。疊層結構可以被設置在輔助襯底710上以彼此間隔開。
[0053]參見圖9，模塑件510可以形成在輔助襯底710上，以覆蓋包括下半導體芯片100、中間半導體芯片200和上半導體芯片300的疊層結構。
[0054]參見圖2和圖10，輔助襯底710和粘合帶730可以與下半導體芯片100脫離，以暴露出下半導體芯片100的正面表面。重布線530可以形成在下半導體芯片100的暴露出的正面表面上。即，重布線530可以形成在芯片接觸部(圖2中的135)、正面鈍化層(圖2中的140)、以及模塑件510的底表面上?？梢酝ㄟ^在下半導體芯片100的暴露出的正面表面上沉積金屬材料來形成金屬層、并且將金屬層圖案化來形成重布線530。絕緣層540可以被形成覆蓋重布線530，并且絕緣層540可以被圖案化以暴露出重布線530的封裝體接觸部531(SP，焊球著落部)。與每個下半導體芯片100連接的重布線530的封裝體接觸部531之中的至少一個可以在模塑件510的底表面之上延伸。
[0055]如上所述，多個疊層結構可以被二維排列，并且疊層結構的頂表面和側壁可以用模塑件510來覆蓋。因而，如同封裝工藝被應用至形成在晶片上的所有半導體芯片，用于在模塑件510的底表面和下半導體芯片100的正面表面上形成重布線530的工藝每次可以被應用至所有的疊層結構。
[0056]參見圖11，可以去除模塑件510的一部分，以暴露出上半導體芯片300的背面表面313。去除工藝可以利用背面研磨工藝。另外，包括例如焊料球的外連接端子550可以利用球安裝工藝來附著至暴露出的封裝體接觸部531。
[0057]參見圖1和圖12，在疊層結構之間的模塑件510可以利用切割過程工藝來切割，以將疊層結構彼此分開。結果，可以形成多個疊層封裝體(圖1中的10)。
[0058]根據(jù)上述制造方法，半導體芯片100、200和300可以被層疊，使得包括半導體芯片100,200和300的多個疊層結構被二維排列在輔助襯底上。隨后，用于形成重布線的工藝、模塑工藝、背面研磨工藝、球安裝工藝和裸片切割工藝可以被順序應用于所有的疊層結構，以形成多個獨立的疊層封裝體。即，如同封裝工藝被應用于形成在晶片上的全部半導體芯片，多個單獨的疊層封裝體可以被同時形成以形成多個單獨的晶片級封裝體。
[0059]另外，根據(jù)以上實施例的疊層封裝體可以包括由通孔電極組成的通孔連接結構以提供垂直信號路徑。因而，可以實現(xiàn)具有大容量的緊湊封裝體。另外，包圍通孔電極的突出部的側壁的背面鈍化層可以被形成用作擴散阻擋層。因而，即使通孔電極包括銅材料，背面鈍化層也可以防止疊層封裝體被銅離子污染。
[0060]參見圖13，通孔電極170和包圍通孔電極170的阻擋金屬層177可以穿過半導體襯底110。通孔電極170可以包括從半導體襯底110的背面表面113突出的突出部175。通孔電極170可以包括銅材料，并且通孔電極170的突出部175可以通過將半導體襯底110
的背面部凹陷來暴露出。
[0061]參見圖14，背面鈍化層150可以形成在半導體襯底110的背面表面113上，以覆蓋通孔電極170的突出部175。具體地，第一背面絕緣層151可以被形成覆蓋包圍突出部175的阻擋金屬層177的側壁173和頂表面。第一背面絕緣層151可以是正形內襯層。第一背面絕緣層151可以用作防止通孔電極170中的金屬離子擴散出的擴散阻擋層。例如，第一背面絕緣層151可以由氮化硅層或氮氧化硅層形成，被正形地沉積在半導體襯底110的背面表面113和通孔電極170的突出部175上。
[0062]第二背面絕緣層153可以形成在第一背面絕緣層151上，以補償?shù)谝槐趁娼^緣層151的不均勻表面。第二背面絕緣層153可以由與第一背面絕緣層151不同的材料形成。第一背面絕緣層151和第二背面絕緣層153可以共同地構成背面鈍化層150。第二背面絕緣層153可以減輕施加至背面鈍化層150的壓力，且因而增強設置在層疊半導體芯片之間的凸塊結構的機械可靠性。即，第二背面絕緣層153可以用作絕緣緩沖層。例如，第二背面絕緣層153可以包括氧化硅層。由于第一背面絕緣層151被形成整體覆蓋通孔電極170的突出部175，所以與第二背面絕緣層153用作擴散阻擋層的情況相比，第一背面絕緣層151可以更加有效地抑制銅離子的擴散。在隨后的工藝中執(zhí)行化學機械拋光(CMP)工藝以將背面鈍化層150平坦化期間，第二背面絕緣層153可以緩沖和減輕施加至背面鈍化層150的壓力。因而，第二背面絕緣層153可以防止背面鈍化層150在平坦化工藝期間被破壞或破
m
? ο
[0063]參見圖15，背面鈍化層150可以被平坦化，以暴露出通孔電極170的突出部175的頂表面171。在平坦化工藝期間，阻擋金屬層177的一部分可以被去除以暴露出突出部175的頂表面171。在平坦化工藝之后，背面鈍化層150可以具有平坦的頂表面，并且突出部175的暴露出的頂表面171可以與背面鈍化層150的頂表面齊平。即使在平坦化工藝之后，第一背面絕緣層151也可以與突出部175的整個側壁接觸，以有效地用作擴散阻擋層。此外，如上所述，第二背面絕緣層153可以防止背面鈍化層150在平坦化工藝期間被破壞或破裂。
[0064]如參照圖13、14和15所述，背面鈍化層150可以被形成具有包括擴散阻擋層和絕緣緩沖層的雙層結構。然而，實施例并非局限于此。例如，背面鈍化層可以被形成為具有包括至少三個絕緣層的多層結構。
[0065]例如，參見圖16，背面鈍化層157可以被形成為具有三層結構。具體地，通孔電極170和包圍通孔電極170的阻擋金屬層177可以被形成穿過半導體襯底110，如參照圖13所述。通孔電極170可以被形成包括從半導體襯底110的背面表面113突出的突出部175。第一背面絕緣層151可以被形成覆蓋包圍突出部175的阻擋金屬層177的側壁173和頂表面。第一背面絕緣層151可以由正形內襯層形成。第一背面絕緣層151可以由防止通孔電極170中的金屬離子擴散出的擴散阻擋層形成。例如，第一背面絕緣層151可以由正形地沉積在半導體襯底110的背面表面113和通孔電極170的突出部175上的氮化硅層或氮氧化娃層形成。
[0066]第二背面絕緣層153可以形成在第一背面絕緣層151上，以補償?shù)谝槐趁娼^緣層151的不均勻表面。第二背面絕緣層153可以由與第一背面絕緣層151不同的材料形成。第二背面絕緣層153可以減輕施加至背面鈍化層150的壓力，并且增強設置在層疊半導體芯片之間的凸塊結構的機械可靠性。即，第二背面絕緣層153可以由絕緣緩沖層形成。例如，第二背面絕緣層153可以被形成包括氧化硅層。在背面鈍化層157通過隨后的化學機械拋光(CMP)工藝被平坦化期間，第二背面絕緣層153可以防止背面鈍化層157被破壞或破裂。
[0067]第三背面絕緣層155可以形成在第二背面絕緣層153上。第三背面絕緣層155可以包括第二擴散阻擋層。第一背面絕緣層151、第二背面絕緣層153和第三背面絕緣層155可以包括背面鈍化層157。用作第二擴散阻擋層的第三背面絕緣層155可以額外地防止通孔電極170的突出部175中的銅離子經由半導體襯底110的背面表面113擴散至半導體襯底110中。第三背面絕緣層155可以由包括氮化硅層或氮氧化硅層的正形內襯層形成。在一些實施例中，用作緩沖層的第四背面絕緣層159可以額外地形成在第三背面絕緣層155上。第四背面絕緣層159可以被形成包括氧化硅層。第四背面絕緣層159也可以防止背面鈍化層157在隨后的平坦化工藝期間被破壞或破裂。
[0068]參見圖17，背面鈍化層157可以利用CMP工藝來平坦化，以暴露出突出部175的頂表面171。由氮化硅層或氮氧化硅層形成的第三背面絕緣層155可以在平坦化工藝期間用作拋光停止層。第二背面絕緣層153和第四背面絕緣層159可以防止背面鈍化層157在平坦化工藝期間被破壞或破裂。
[0069]參見圖18，根據(jù)實施例的疊層封裝體可以采用存儲卡1800的形式來提供。例如，存儲卡1800可以包括諸如非易失性存儲器件的存儲器1810和存儲器控制器1820。存儲器1810和存儲器控制器1820可以儲存數(shù)據(jù)或者讀出儲存的數(shù)據(jù)。
[0070]存儲器1810可以包括應用實施例的封裝技術的非易失性存儲器件。存儲器控制器1820可以控制存儲器1810，使得響應于來自主機1830的讀取/寫入請求而讀出儲存的數(shù)據(jù)、或者將數(shù)據(jù)儲存。
[0071]參見圖19，根據(jù)實施例的疊層封裝體可以被應用于電子系統(tǒng)2710。電子系統(tǒng)2710可以包括:控制器2711、輸入/輸出單元2712和存儲器2713?？刂破?711、輸入/輸出單元2712和存儲器2713可以經由提供路徑的總線2715彼此耦接，數(shù)據(jù)經此路徑而移動。
[0072]例如，控制器2711可以包括:至少一個微處理器、至少一個數(shù)字信號處理器、至少一個微控制器、能執(zhí)行與這些部件相同功能的邏輯器件、或者他們的組合?？刂破?711或存儲器2713可以包括根據(jù)實施例的疊層封裝體。輸入/輸出單元2712可以包括:按鍵、鍵盤、顯示設備、觸摸屏等。存儲器2713是用于儲存數(shù)據(jù)的器件。存儲器2713可以儲存數(shù)據(jù)和/或命令以通過控制器2711來執(zhí)行等。
[0073]存儲器2713可以包括諸如DRAM的易失性存儲器件和/或諸如快閃存儲器的非易失性存儲器件。例如，快閃存儲器可以被安裝至諸如移動終端或筆記本計算機的信息處理系統(tǒng)?？扉W存儲器可以包括固態(tài)盤(SSD)。在這種情況下，電子系統(tǒng)2710可以將大量的數(shù)據(jù)穩(wěn)定地儲存在快閃存儲系統(tǒng)中。
[0074]電子系統(tǒng)2710還可以包括接口 2714，該接口 2714被配置成傳送數(shù)據(jù)至通信網(wǎng)絡和從通信網(wǎng)絡接收數(shù)據(jù)。接口 2714可以是有線類型或無線類型。例如，接口 2714可以包括天線、或者有線或無線收發(fā)器。
[0075]電子系統(tǒng)2710可以被實現(xiàn)為移動系統(tǒng)、個人計算機、工業(yè)用計算機、或執(zhí)行各種功能的邏輯系統(tǒng)。例如，移動系統(tǒng)可以是以下任意一種:個人數(shù)字助理(PDA)、便攜式計算機、平板電腦、移動電話、智能電話、無線電話、膝上型電腦、存儲卡、數(shù)字音樂系統(tǒng)和信息傳送/接收系統(tǒng)。
[0076]在電子系統(tǒng)2710是能執(zhí)行無線通信的設備的情況下，電子系統(tǒng)2710可以用于諸如CDMA (碼分多址)、GSM (全球移動通信系統(tǒng))、NADC (北美數(shù)字蜂窩)、E-TDMA (增強-時分多址)、WCDMA (寬帶碼分多址)、CDMA2000、LTE (長期演進)和Wibro (無線寬帶因特網(wǎng))的通信系統(tǒng)。
[0077]已經出于說明性的目的公開了實施例，本領域的技術人員將理解的是，各種修改、添加和替換都是可以的。
[0078]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。
[0079]技術方案1.一種疊層封裝體，包括:
[0080]上芯片，所述上芯片在下芯片之上；
[0081]下通孔電極，所述下通孔電極大體穿過所述下芯片，并且包括從所述下芯片的背面表面突出的突出部；
[0082]背面鈍化層，所述背面鈍化層覆蓋所述下芯片的所述背面表面，并且暴露出所述突出部；
[0083]背面凸塊，所述背面凸塊與所述突出部大體耦接；以及
[0084]正面凸塊，所述正面凸塊與所述上芯片的芯片接觸部電耦接，并且還與所述背面凸塊I禹接，
[0085]其中，所述背面鈍化層包括:
[0086]第一絕緣層，所述第一絕緣層被提供在所述突出部的側壁和所述下芯片的背面表面之上；以及
[0087]第二絕緣層，所述第二絕緣層被提供在所述第一絕緣層之上。
[0088]技術方案2.如技術方案I所述的疊層封裝體，其中，所述第一絕緣層是擴散阻擋層。
[0089]技術方案3.如技術方案2所述的疊層封裝體，其中，所述第二絕緣層是絕緣緩沖層。
[0090]技術方案4.如技術方案I所述的疊層封裝體，其中，所述背面鈍化層還包括被提供在所述第二絕緣層的表面之上的第三絕緣層。
[0091]技術方案5.如技術方案4所述的疊層封裝體，其中，所述第三絕緣層是擴散阻擋層。
[0092]技術方案6.如技術方案I所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較小的尺寸。
[0093]技術方案7.如技術方案I所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較大的尺寸。
[0094]技術方案8.如技術方案I所述的疊層封裝體，還包括:
[0095]模塑件，被提供在所述下芯片的側壁和所述上芯片的側壁之上；
[0096]外連接端子，被設置在所述下芯片的正面表面之上，并且在所述模塑件的底表面之上延伸；以及
[0097]重布線，所述重布線將所述外連接端子與所述下通孔電極電耦接，并且被設置在所述下芯片的所述正面表面之上。
[0098]技術方案9.如技術方案8所述的疊層封裝體，其中，所述模塑件在所述上芯片的背面表面之上延伸。
[0099]技術方案10.如技術方案8所述的疊層封裝體，其中，所述模塑件暴露出所述上芯片的背面表面。
[0100]技術方案11.如技術方案8所述的疊層封裝體，其中，所述重布線在所述模塑件的所述底表面之上延伸。
[0101]技術方案12.如技術方案I所述的疊層封裝體，還包括在所述下芯片與所述上芯片之間的中間芯片，
[0102]其中，所述中間芯片包括:
[0103]中間正面凸塊，所述中間正面凸塊與所述下芯片電耦接；
[0104]中間通孔電極，所述中間通孔電極穿過所述中間芯片，并且包括從所述中間芯片的背面表面突出的突出部；
[0105]中間背面鈍化層，所述中間背面鈍化層被提供在所述中間芯片的所述背面表面之上，并且暴露出所述中間通孔電極的所述突出部；以及
[0106]中間背面凸塊，所述中間背面凸塊與所述中間通孔電極的所述突出部耦接，以及
[0107]其中，所述中間背面鈍化層包括:
[0108]第一中間絕緣層，所述第一中間絕緣層被提供在所述中間通孔電極的所述突出部的側壁之上和所述中間芯片的所述背面表面之上；以及
[0109]第二中間絕緣層，所述第二中間絕緣層被提供在所述第一中間絕緣層之上。
[0110]技術方案13.—種疊層封裝體,包括:
[0111]上芯片，被設置在下通孔電極穿過的下芯片之上；
[0112]模塑件，被提供在所述下芯片的側壁和所述上芯片的側壁之上；
[0113]外連接端子，被設置在所述下芯片的正面表面之上和所述模塑件的底表面之上；以及
[0114]重布線，所述重布線將所述外連接端子與所述下通孔電極電耦接，并且被設置在所述下芯片的所述正面表面之上。
[0115]技術方案14.如技術方案13所述的疊層封裝體，還包括:
[0116]背面鈍化層，被提供在所述下芯片的背面表面之上，并且暴露出所述下通孔電極的突出部，所述突出部從所述下芯片的所述背面表面突出；
[0117]背面凸塊，所述背面凸塊與所述突出部大體耦接；以及
[0118]正面凸塊，所述正面凸塊與所述上芯片的芯片接觸部電耦接，并且還與所述背面凸塊I禹接，
[0119]其中，所述背面鈍化層包括:
[0120]第一絕緣層，所述第一絕緣層被提供在所述突出部的側壁之上和所述下芯片的背面表面之上；以及
[0121 ] 第二絕緣層，所述第二絕緣層被提供在所述第一絕緣層之上。
[0122]技術方案15.如技術方案14所述的疊層封裝體，其中，所述背面鈍化層還包括第三絕緣層，所述第三絕緣層被提供在所述第二絕緣層的表面之上。
[0123]技術方案16.如技術方案13所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較小的尺寸。
[0124]技術方案17.如技術方案13所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較大的尺寸。
[0125]技術方案18.如技術方案13所述的疊層封裝體，其中，所述模塑件暴露出所述上芯片的背面表面。
[0126]技術方案19.如技術方案8所述的疊層封裝體，其中，所述重布線在所述模塑件的底表面之上延伸。
[0127]技術方案20.如技術方案14所述的疊層封裝體，其中，所述背面鈍化層的厚度大體等于所述突出部的高度。
【權利要求】
1.一種疊層封裝體，包括: 上芯片，所述上芯片在下芯片之上； 下通孔電極，所述下通孔電極大體穿過所述下芯片，并且包括從所述下芯片的背面表面突出的突出部； 背面鈍化層，所述背面鈍化層覆蓋所述下芯片的所述背面表面，并且暴露出所述突出部; 背面凸塊，所述背面凸塊與所述突出部大體耦接；以及 正面凸塊，所述正面凸塊與所述上芯片的芯片接觸部電耦接，并且還與所述背面凸塊耦接， 其中，所述背面鈍化層包括: 第一絕緣層，所述第一絕緣層被提供在所述突出部的側壁和所述下芯片的背面表面之上；以及 第二絕緣層，所述第二絕緣層被提供在所述第一絕緣層之上。
2.如權利要求1所述的疊層封裝體，其中，所述第一絕緣層是擴散阻擋層。
3.如權利要求2所述的疊層封裝體，其中，所述第二絕緣層是絕緣緩沖層。
4.如權利要求1所述的疊層封裝體，其中，所述背面鈍化層還包括被提供在所述第二絕緣層的表面之上的第三絕緣層。
5.如權利要求4所述的疊層封裝體，其中，所述第三絕緣層是擴散阻擋層。
6.如權利要求1所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較小的尺寸。
7.如權利要求1所述的疊層封裝體，其中，相比于所述下芯片，所述上芯片具有較大的尺寸。
8.如權利要求1所述的疊層封裝體，還包括: 模塑件，被提供在所述下芯片的側壁和所述上芯片的側壁之上； 外連接端子，被設置在所述下芯片的正面表面之上，并且在所述模塑件的底表面之上延伸；以及 重布線，所述重布線將所述外連接端子與所述下通孔電極電耦接，并且被設置在所述下芯片的所述正面表面之上。
9.如權利要求8所述的疊層封裝體，其中，所述模塑件在所述上芯片的背面表面之上延伸。
10.如權利要求8所述的疊層封裝體，其中，所述模塑件暴露出所述上芯片的背面表面。
【文檔編號】H01L21/98GK104425467SQ201410108380
【公開日】2015年3月18日 申請日期:2014年3月21日 優(yōu)先權日:2013年8月29日
【發(fā)明者】梁勝宅, 金鍾薰, 吳卓根, 羅松 申請人:愛思開海力士有限公司