本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其是一種延時(shí)電路。

背景技術(shù)：

在傳統(tǒng)設(shè)計(jì)中，一信號(hào)從一芯片中的數(shù)字部分到該芯片的輸出端之間會(huì)有很大的延時(shí)，并且，在不同工藝、溫度以及電源電壓下，這個(gè)延時(shí)也會(huì)發(fā)生較大的變化。

當(dāng)所述芯片連接于一3.4MHz I2C總線上時(shí)，所述3.4MHz I2C總線的設(shè)計(jì)要求數(shù)據(jù)從總線傳輸至所述芯片并從所述芯片返回至所述總線的延時(shí)不能超過160ns，而且這160ns包括建立時(shí)間，所述建立時(shí)間不能小于10ns，還包括所述芯片中的數(shù)字部分處理數(shù)據(jù)的時(shí)間，例如采樣時(shí)間等，至少需要40ns～50ns。也就是說，實(shí)際應(yīng)用中，所述3.4MHz I2C總線的設(shè)計(jì)要求所述芯片中的數(shù)字部分到輸出端之間的延時(shí)不能超過110ns，當(dāng)前的延時(shí)電路基本無法達(dá)到所述3.4MHz I2C總線的設(shè)計(jì)要求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種延時(shí)電路，以滿足3.4MHz I2C總線對(duì)延時(shí)的要求。

為了達(dá)到上述目的，本發(fā)明提供了一種延時(shí)電路，包括：一脈沖產(chǎn)生電路，一快速充電保持電路以及一積分產(chǎn)生電路；其中，

所述脈沖產(chǎn)生電路用于產(chǎn)生一控制所述快速充電保持電路的第一電壓信號(hào)；

所述快速充電保持電路用于在所述第一電壓信號(hào)的作用下縮短所述積分產(chǎn)生電路的準(zhǔn)備時(shí)間；以及

所述積分產(chǎn)生電路用于控制所述延時(shí)電路的輸出信號(hào)的下降沿斜率。

優(yōu)選的，在上述的延時(shí)電路中，所述快速充電保持電路包括：一第一晶體管，一第二晶體管，一第三晶體管以及一反相器；其中，

所述脈沖產(chǎn)生電路的輸出信號(hào)輸入至所述第一晶體管的柵極，同時(shí)經(jīng)過所述反相器后輸入至所述第三晶體管的柵極；

所述第一晶體管的漏極與所述第二晶體管的漏極連接于第一節(jié)點(diǎn)，源極連接于一供電電源；

所述第二晶體管的柵極與其漏極連接，源極連接于所述第三晶體管的漏極，所述第三晶體管的源極接地，所述第一節(jié)點(diǎn)的信號(hào)即為所述快速充電保持電路的輸出信號(hào)。

優(yōu)選的，在上述的延時(shí)電路中，所述第一晶體管為PMOS晶體管。

優(yōu)選的，在上述的延時(shí)電路中，所述第二晶體管和第三晶體管均為NMOS晶體管。

優(yōu)選的，在上述的延時(shí)電路中，所述積分產(chǎn)生電路包括：一偏置電流源、一第四晶體管、一第五晶體管、一第六晶體管、一電阻以及一反饋電容；其中，

所述輸入信號(hào)輸入至所述第四晶體管的柵極和所述第五晶體管的柵極，所述第四晶體管的源極連接于所述偏置電流源，漏極與所述第五晶體管的漏極連接于一第二節(jié)點(diǎn)，所述第五晶體管的源極接地；

所述反饋電容的一端與所述第六晶體管的柵極連接于一第三節(jié)點(diǎn)，另一端連接于所述電阻的一端，所述電阻的另一端連接于所述第六晶體管的漏極，所述第六晶體管的漏極的信號(hào)即為所述積分產(chǎn)生電路的輸出信號(hào)；

所述第六晶體管的源極接地，所述第二節(jié)點(diǎn)連接于所述第三節(jié)點(diǎn)，所述第一節(jié)點(diǎn)連接于所述第三節(jié)點(diǎn)。

優(yōu)選的，在上述的延時(shí)電路中，所述積分產(chǎn)生電路還包括一第七晶體管和一第八晶體管；其中，

所述第七晶體管的漏極連接于所述反饋電容的一端，柵極與其源極連接，并連接于所述第三節(jié)點(diǎn)；以及

所述第八晶體管的漏極連接于所述反饋電容的一端，柵極連接于所述輸入信號(hào)，源極接地。

優(yōu)選的，在上述的延時(shí)電路中，所述第四晶體管為PMOS晶體管，第五晶體管和第六晶體管均為NMOS晶體管。

優(yōu)選的，在上述的延時(shí)電路中，所述電阻為一多晶硅電阻。

優(yōu)選的，在上述的延時(shí)電路中，所述電阻的阻值為200歐～500歐。

優(yōu)選的，在上述的延時(shí)電路中，所述延時(shí)電路的輸出信號(hào)連接于一3.4MHz I2C總線上。

在本發(fā)明提供的延時(shí)電路中，快速充電保持電路在脈沖產(chǎn)生電路輸出的一第一電壓信號(hào)的作用下，縮短了積分產(chǎn)生電路的準(zhǔn)備時(shí)間，縮短了所述延時(shí)電路的延時(shí)。所述積分產(chǎn)生電路可以控制所述延時(shí)電路的輸出信號(hào)的下降沿斜率，進(jìn)一步的縮短了所述延時(shí)電路的延時(shí)，從而使得所述延時(shí)電路的延時(shí)能夠滿足3.4MHz I2C總線對(duì)延時(shí)的設(shè)計(jì)要求，即小于110ns的要求。

附圖說明

圖1為本發(fā)明實(shí)施例一中延時(shí)電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例一中信號(hào)時(shí)序圖；

圖3為本發(fā)明實(shí)施例二中延時(shí)電路的結(jié)構(gòu)示意圖；

圖中：

100-脈沖產(chǎn)生電路；200-快速充電保持電路；201-反相器。

具體實(shí)施方式

下面將結(jié)合示意圖對(duì)本發(fā)明的具體實(shí)施方式進(jìn)行更詳細(xì)的描述。根據(jù)下列描述和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。

實(shí)施例一

本發(fā)明實(shí)施例提供了一種延時(shí)電路，如圖1所示，包括：一脈沖產(chǎn)生電路100，一快速充電保持電路以及一積分產(chǎn)生電路，其中所述脈沖產(chǎn)生電路100用于產(chǎn)生一控制所述快速充電保持電路200的第一電壓信號(hào)；所述快速充電保持電路200用于在所述第一電壓信號(hào)的作用下縮短所述積分產(chǎn)生電路的準(zhǔn)備時(shí)間；以及所述積分產(chǎn)生電路用于控制所述延時(shí)電路的輸出信號(hào)的下降沿斜率。

進(jìn)一步的，一輸入信號(hào)sclo1經(jīng)過所述脈沖產(chǎn)生電路100后輸入至所述快速充電保持電路200，所述快速充電保持電路200的輸出信號(hào)輸入至所述積分產(chǎn)生電路，所述快速充電保持電路200的輸出信號(hào)即為所述第一電壓信號(hào)，以控制所述積分產(chǎn)生電路的準(zhǔn)備時(shí)間。所述準(zhǔn)備時(shí)間為所述積分產(chǎn)生電路中第六晶體管M6的柵極電壓從0V上升至其開啟電壓所用的時(shí)間。所述輸入信號(hào)同時(shí)直接輸入至所述積分產(chǎn)生電路，所述積分產(chǎn)生電路的輸出信號(hào)即為所述延時(shí)電路的輸出信號(hào)，所述積分產(chǎn)生電路用于控制其輸出電壓信號(hào)sdah的下降沿斜率，以降低所述延時(shí)電路的延時(shí)時(shí)間。。所述輸入信號(hào)sclo1為一方波信號(hào)。

具體的，所述快速充電保持電路包括：一第一晶體管M1，一第二晶體管M2，一第三晶體管M3以及一反相器，其中，所述第一晶體管M1為PMOS晶體管，所述第二晶體管M2和第三晶體管M3均為NMOS晶體管。

所述輸入信號(hào)sclo1經(jīng)過所述脈沖產(chǎn)生電路100后產(chǎn)生一方波信號(hào)sclox，所述方波信號(hào)sclox即為所述第一電壓信號(hào)，所述方波信號(hào)sclox輸入至所述第一晶體管M1的柵極，同時(shí)輸入至所述反相器201，所述方波信號(hào)經(jīng)過所述反相器201后輸入至所述第三晶體管M3的柵極。所述第一晶體管M1的源極連接于一供電電源，所述供電電源為該延時(shí)電路所在芯片上的接口電路的供電電源。所述第一晶體管M1的漏極與所述第二晶體管M2的漏極連接于一第一節(jié)點(diǎn)A，且所述第二晶體管M2的柵極和漏極連接，所述第二晶體管M2的源極連接于所述第三晶體管M3的漏極，所述第三晶體管M3的源極接地。所述第一節(jié)點(diǎn)A的信號(hào)即為所述快速充電保持電路的輸出信號(hào)，并輸入至所述積分產(chǎn)生電路中。

所述反相器201使得所述第一晶體管M1和第三晶體管M3的柵極的輸入信號(hào)的相位相反，從而使得所述第一晶體管M1和第三晶體管M3同時(shí)打開或者同時(shí)關(guān)閉。

所述積分產(chǎn)生電路包括：一偏置電流源Ibias、一第四晶體管M4、一第五晶體管M5、一第六晶體管M6、一電阻R以及一反饋電容C，其中，所述第四晶體管M4為PMOS晶體管，所述第五晶體管M5和第六晶體管M6均為NMOS晶體管。

所述電阻R為一多晶硅電阻，為了能夠更好的起到靜電保護(hù)的作用，所述電阻R的阻值為200歐～500歐，例如，可以為240歐，或者為300歐，或者為350歐，400歐或者450歐等。

所述反饋電容C包括：金屬-氧化層-金屬電容，金屬-絕緣層-金屬電容以及多晶硅電容。在本發(fā)明的其他實(shí)施例中，所述反饋電容C還可以是其他形式的電容，在此不再一一贅述。

所述輸入信號(hào)sclo1在輸入至所述脈沖產(chǎn)生電路100的同時(shí)輸入至所述積分產(chǎn)生電路中，具體的，所述輸入信號(hào)同時(shí)輸入至第四晶體管M4的柵極和所述第五晶體管M5的柵極，所述第四晶體管M4的源極連接于所述偏置電流源，所述第四晶體管M4的漏極與所述第五晶體管M5的漏極連接于一第二節(jié)點(diǎn)B，所述第五晶體管M5的源極接地。所述第二節(jié)點(diǎn)B與所述第一節(jié)點(diǎn)A連接，且與所述反饋電容C的一端連接于一第三節(jié)點(diǎn)P。

所述反饋電容C的另一端連接于所述電阻R的一端，所述電阻R的另一端連接于所述第六晶體管M6的漏極，所述第六晶體管M6的柵極連接于所述第三節(jié)點(diǎn)P，源極接地。所述第六晶體管M6漏極的信號(hào)sdah即為所述積分產(chǎn)生電路的輸出信號(hào)，也即為所述延時(shí)電路的輸出信號(hào)。

所述第二晶體管M2的柵極和漏極連接，且連接于所述第三節(jié)點(diǎn)，其作用是當(dāng)所述第一晶體管M1和第三晶體管M3均導(dǎo)通時(shí)，使得所述第三節(jié)點(diǎn)的電壓scloi3與所述第六晶體管M6的開啟電壓Vth保持一致，直至所述第一晶體管M1和第三晶體管M3同時(shí)斷開。

該延時(shí)電路的工作原理如下所述。

所述輸入信號(hào)sclo1為一方波信號(hào)，當(dāng)所述輸入信號(hào)sclo1處于高電平時(shí)，即當(dāng)sclo1＝1時(shí)，所述第五晶體管M5導(dǎo)通，所述第四晶體管M4、第一晶體管M1以及第三晶體管M3關(guān)閉，所述第三節(jié)點(diǎn)P的電壓scloi3被所述第五晶體管M5迅速拉低，使得所述第六晶體管M6關(guān)閉，所述第六晶體管M6的漏極信號(hào)sdah通過總線上的上拉電阻拉高。

當(dāng)所述輸入信號(hào)sclo1由高電平變?yōu)榈碗娖?，即?變?yōu)?時(shí)，所述脈沖產(chǎn)生電路100產(chǎn)生一個(gè)窄的低脈沖信號(hào)sclox，如圖2所示，該窄脈沖信號(hào)sclox控制所述快速充電保持電路的開啟時(shí)間。具體而言，當(dāng)該窄脈沖信號(hào)sclox為低電平時(shí)，即當(dāng)sclox＝0時(shí)，所述第一晶體管M1和第三晶體管M3開啟，所述第一晶體管M1為所述第三節(jié)點(diǎn)P充電，所述第二晶體管將所述第三節(jié)點(diǎn)P的電壓鉗制在所述第六晶體管M6的開啟電壓附近。當(dāng)該窄脈沖信號(hào)sclox為高電平時(shí)，即當(dāng)sclox＝1時(shí)，所述第一晶體管M1和第三晶體管M3關(guān)閉，有所述第四晶體管M4、偏置電流源、電阻R、反饋電容C以及所述第六晶體管M6控制輸出信號(hào)sdah的斜率和延時(shí)。

具體的，3.4MHz I2C協(xié)議中對(duì)輸出信號(hào)sdah下降時(shí)間tf的要求為10ns＜tf＜40ns，在本實(shí)施例中，所述偏置電流源的電流Ibias＝60uA，反饋電容C＝1pf，供電電壓Vdd＝1.8V。

其中，Ibias＝I₁+I₂， 式1

結(jié)合式1、式2和式3，可以推導(dǎo)出：

其中，I1為流經(jīng)所述反饋電容C的電流，I2為流經(jīng)所述第六晶體管M6的柵極的電流，Cg為所述第六晶體管的寄生電容，dt為時(shí)間t的微分量，dVscloi3為所述第三節(jié)點(diǎn)P的電壓的微分量，dVsdah為輸出信號(hào)sdah的電壓微分量。

由上述式4可以計(jì)算出：

則本實(shí)施例中所述輸出信號(hào)sdah下降時(shí)間tf為：

$tf=\frac{(0.7-0.3)\×Vdd}{({\mathrm{dV}}_{sdah}/dt)}=\frac{0.4\×1.8}{0.06}=12\left(ns\right).$

在考慮到工藝以及溫度對(duì)所述偏置電流源和反饋電容C的影響，以及供電電源的電壓Vdd的變化的影響，所述輸出信號(hào)sdah下降時(shí)間tf為10ns～20ns。

如圖2所示，假設(shè)所述輸出信號(hào)sdah上升沿和下降沿的斜率恒定，可做出如下的近似計(jì)算。

首先，計(jì)算出所述輸出信號(hào)sdah在上升沿的延時(shí)td_r，該延時(shí)是指從輸入信號(hào)sclo1上升沿的50％到所述輸出信號(hào)sdah上升沿的70％之間的時(shí)間。當(dāng)sclo1由0變?yōu)?時(shí)，MN4導(dǎo)通，MP2，MP1，MN2關(guān)閉，節(jié)點(diǎn)scoli3的電壓被MN4迅速拉低，MNout關(guān)閉，sdah的電壓通過總線上的上拉電阻拉高。忽略MN4將節(jié)點(diǎn)scoli3的電壓拉低的時(shí)間，上升沿的延時(shí)td_r可以表示為：

td_r＝(70％-0)/(70％-30％)*tr＝tr*7/4。其中tr為所述輸出信號(hào)sdah的上升時(shí)間，其大小由總線上的電容和片外電阻決定。

在3.4MHz I2C協(xié)議中規(guī)定10ns＜tr＜40ns，由此可計(jì)算出：17.5ns＜td_r＜70ns。只要通過核實(shí)的片外電阻，即可將所述輸出信號(hào)sdah上升沿的延時(shí)td_r減小到40ns以內(nèi)。

其次，再計(jì)算所述輸出信號(hào)sdah下降沿的延時(shí)td_f，該延時(shí)td_f是指從所述輸入信號(hào)sclo1下降沿的50％到所述輸出信號(hào)sdah下降沿的30％的時(shí)間，它包括td1和td2兩部分。其中td1表示scolx低脈沖的寬度，td2表示所述輸出信號(hào)sdah從vdd下降到30％*vdd所用的時(shí)間。

在本實(shí)施例中，td1的大小在5ns～12ns之間，較優(yōu)的，其典型值為8ns。

td2＝(1-30％)/(70％-30％)*tf＝tf*7/4＝21(ns)

考慮到工藝以及溫度對(duì)所述偏置電流源和反饋電容C的影響，以及供電電源的電壓Vdd的變化的影響，td2最終在17ns～35ns之間。

綜上，所述輸出信號(hào)sdah下降沿的延時(shí)td_f＝td1+td2＝29(ns)。

在考慮到工藝以及溫度對(duì)所述偏置電流源和反饋電容C的影響，以及供電電源的電壓Vdd的變化的影響，所述輸出信號(hào)sdah下降沿的延時(shí)在22ns～47ns之間，結(jié)合所述輸出信號(hào)sdah上升沿的延時(shí)小于40ns，由此，可以得出所述輸出信號(hào)sdah總的延時(shí)小于47ns，小于所述3.4MHz I2C總線的設(shè)計(jì)要求所述芯片中的數(shù)字部分到輸出端之間的延時(shí)不能超過的110ns，滿足所述3.4MHz I2C總線的設(shè)計(jì)要求。

實(shí)施例二

如圖3所示，在本實(shí)施例中，所述積分產(chǎn)生電路還包括一第七晶體管M7和一第八晶體管M8；其中，所述第七晶體管M7的漏極連接于所述反饋電容C1的一端，柵極與其源極連接，并連接于所述第三節(jié)點(diǎn)P；以及所述第八晶體管M8的漏極連接于所述反饋電容C1的一端，柵極連接于所述輸入信號(hào)sclo1，源極接地。以進(jìn)一步的降低所述積分產(chǎn)生電路的輸出信號(hào)sdah下降沿的延時(shí)。

所述第七晶體管M7和第八晶體管M8均為一N型MOS管。

其他部分與實(shí)施例一相同，在此不再贅述。

在本發(fā)明的其他實(shí)施例中，當(dāng)對(duì)所述輸出信號(hào)sdah的延時(shí)要求沒有那么嚴(yán)格，例如沒有要求一定不能超過110ns時(shí)，還可以單獨(dú)使用本發(fā)明實(shí)施例中的快速充電保持電路或者積分產(chǎn)生電路，也可以起到降低延時(shí)的作用。

綜上，在本發(fā)明實(shí)施例提供的延時(shí)電路中，快速充電保持電路在脈沖產(chǎn)生電路輸出的一第一電壓信號(hào)的作用下，縮短了積分產(chǎn)生電路的準(zhǔn)備時(shí)間，縮短了所述延時(shí)電路的延時(shí)。所述積分產(chǎn)生電路可以控制所述延時(shí)電路的輸出信號(hào)的下降沿斜率，進(jìn)一步的縮短了所述延時(shí)電路的延時(shí)，從而使得所述延時(shí)電路的延時(shí)能夠滿足3.4MHz I2C總線對(duì)延時(shí)的設(shè)計(jì)要求，即小于110ns的要求。

上述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不對(duì)本發(fā)明起到任何限制作用。任何所屬技術(shù)領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的技術(shù)方案的范圍內(nèi)，對(duì)本發(fā)明揭露的技術(shù)方案和技術(shù)內(nèi)容做任何形式的等同替換或修改等變動(dòng)，均屬未脫離本發(fā)明的技術(shù)方案的內(nèi)容，仍屬于本發(fā)明的保護(hù)范圍之內(nèi)。