零靜態(tài)功耗上下電復位信號產(chǎn)生電路和上下電復位芯片的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及集成電路設計的模擬電路技術(shù)領(lǐng)域，尤其涉及一種零靜態(tài)功耗上 下電復位信號產(chǎn)生電路及上下電復位芯片。
【背景技術(shù)】
[0002] 現(xiàn)有復位電路(POR)-般是通過檢測電路(Detector)循環(huán)檢測電源狀態(tài)，首先啟 動基準電路(Bandgap)提供參考電壓Vref，然后將RC通路(如圖1所示的電阻RU電阻R2和電 容C)打開，直至電阻R2的分壓值達到基準電壓Vref時，比較器(CMP)輸出翻轉(zhuǎn)，即改變復位 信號狀態(tài)。
[0003] 然而，現(xiàn)有復位電路一般在檢測電源VDD達到安全工作電壓后，基準電路和比較器 電路正常工作，以維持輸出復位信號狀態(tài)，因而會產(chǎn)生直流功耗;另外，由于兼容CMOS工藝 的帶隙電壓基準電路的輸出一般固定在1.2V附近，故需要較高VDD值保證基準電路的正常 工作。 【實用新型內(nèi)容】
[0004] 為了解決上述問題，本實用新型提供了一種零靜態(tài)功耗上下電復位信號產(chǎn)生電 路，其以MOS管(包括PMOS管和NMOS管）的閥值電壓(或稱開啟電壓)作為內(nèi)部電路的轉(zhuǎn)換閾 值，這樣能夠在較低電壓下工作;并且通過采用自檢側(cè)反饋通路控制機制，在復位生效后斷 開直流通路，以至不消耗直流電流，從而滿足低壓低功耗系統(tǒng)的應用。
[0005] 依據(jù)本實用新型的一方面，本實用新型提供一種零靜態(tài)功耗上下電復位信號產(chǎn)生 電路，其包括一復位使能控制模塊、一電容放電控制模塊、一上下電復位控制模塊以及一輸 出鎖存模塊;所述復位使能控制模塊與所述上下電復位控制模塊電連接，用以提供使能控 制信號給所述上下電復位控制模塊;所述電容放電控制模塊與所述上下電復位控制模塊電 連接，用以對所述上下電復位控制模塊中的節(jié)點電容進行充放電控制;所述上下電復位控 制模塊用以在上電過程中和下電過程中分別進行上電復位控制、下電復位控制以及零靜態(tài) 功耗控制;所述輸出鎖存模塊與所述上下電復位控制模塊電連接，用以將所述上下電復位 控制模塊的輸出信號緩存鎖存后作為上下電復位信號產(chǎn)生電路的輸出。
[0006] 在本實用新型一實施例中，所述復位使能控制模塊包括：一第一PMOS管、一第六 匪OS管、一第七匪OS管、一第六反相器、一第六電容和一第一電阻；所述第一 PMOS管的源極 接電源，所述第一 PMOS管的漏極分別電連接至所述第六反相器的輸入端和所述第六NMOS管 的漏極，所述第一 PMOS管的柵極電連接至所述第一電阻的一端;所述第六WOS管的源極分 別電連接至所述第六電容的下極板、所述第七匪OS管的漏極和所述第七NMOS管的柵極;所 述第六電容的上極板電連接至電源;所述第六NMOS管的柵極和所述第七NMOS管的源極分別 接地;所述第六反相器的輸出端電連接至所述上下電復位控制模塊;所述第一電阻的另一 端接地。
[0007] 在本實用新型一實施例中，所述電容放電控制模塊包括:一第二電阻、一第五NMOS 管、一第五電容、一第二PMOS管、一第四匪OS管和一第八匪OS管;所述第二電阻的一端電連 接至電源，所述第二電阻的另一端電連接分別電連接至所述第五匪OS管的漏極、所述第五 NMOS管的柵極、所述第二PMOS管的柵極、第四NMOS管的柵極和所述第八NMOS管的漏極;所述 第五匪OS管的源極分別電連接至所述第二PMOS管的源極和所述第五電容的上極板，所述第 五匪OS管的柵極分別電連接至所述第八匪OS管的漏極、所述第五匪OS管的漏極、所述第二 PMOS管的柵極和所述第四WOS管的柵極;所述第五電容的下極板接地;所述第二PMOS管的 漏極分別電連接至所述上下電復位控制模塊、所述第八NMOS管的柵極和所述第四匪OS管的 漏極，所述第二PMOS管的柵極分別電連接至所述第四NMOS管的柵極和所述第八NMOS管的漏 極;所述第四NMOS管的漏極分別電連接至所述上下電復位控制模塊和所述第八NMOS管的柵 極，所述第四匪OS管的柵極電連接至所述第八NMOS管的漏極，所述第四NMOS管的源極接地； 所述第五電容的下極板接地;所述第八NMOS管的柵極電連接至所述上下電復位控制模塊， 所述第八NMOS管的源極接地。
[0008]在本實用新型一實施例中，所述上下電復位控制模塊包括:一第零PMOS管、一第零 電阻、一第零電容、一第零匪OS管、一第一電容、一第一 NMOS管、一第一反相器、一第一 RS觸 發(fā)器、一第零或門、一第零與非門、一第五反相器、一第二緩沖器、一第二反相器、一第三反 相器、一第三匪OS管、一第三電容、一第二電容、一第二匪OS管、一第四電容、一第四反相器 和一第零反相器;所述第零PMOS管的源極電連接至電源，所述第零PMOS管的柵極分別電連 接至所述復位使能控制模塊的第一 PMOS管的柵極和所述第一電阻的一端，所述第零PMOS管 的漏極分別電連接至所述第零電阻的一端、所述第零電容的上極板和所述第零反相器的輸 入端;所述第零電容的上極板分別電連接至所述第零電阻的一端和所述第零反相器的輸入 端，所述第零電容的下極板接地;所述第零電阻的另一端電連接至所述第零NMOS管的漏極； 所述第零NMOS管的柵極分別電連接至所述第一電容的下極板、所述第一反相器的輸出端和 所述第一匪OS管的漏極，所述第零匪OS管的源極接地;所述第一電容的上極板電連接至電 源;所述第一匪OS管的源極接地，所述第一匪OS管的柵極分別電連接至所述第一反相器的 輸入端和所述第一 RS觸發(fā)器的輸出端;所述第一反相器的輸出端電連接至所述第一電容的 下極板，所述第一反相器的輸入端電連接至所述第一 RS觸發(fā)器的輸出端;所述第一 RS觸發(fā) 器的S端電連接至所述第零或門的輸出端，所述第一 RS觸發(fā)器的R端分別電連接至所述第二 NMOS管的柵極、所述第四電容的上極板和所述第四反相器的輸出端;所述第零或門的第一 輸入端電連接至所述復位使能控制模塊的第六反相器的輸出端，所述第零或門的第二輸入 端分別電連接至所述輸出鎖存模塊和所述第零與非門的輸出端;所述第零與非門的第一輸 入端電連接至所述第二緩沖器的輸出端，所述第零與非門的第二輸入端電連接至所述第五 反相器的輸出端;所述第二緩沖器的輸入端分別電連接至所述第三NMOS管的漏極、所述第 三電容的上極板、所述第三反相器的輸入端和所述第二反相器的輸出端;所述第三NMOS管 的柵極電連接至所述電容放電控制模塊的第四匪OS管的漏極，所述第三匪OS管的源極接 地;所述第三電容的下極板接地;所述第三反相器的輸出端分別電連接至所述第二反相器 的輸入端、所述第五反相器的輸入端、所述第二NMOS管的漏極和所述第二電容的下極板;所 述第二反相器的輸入端分別電連接至所述第五反相器的輸入端、所述第二電容的下極板和 所述第二NMOS管的漏極;所述第五反相器的輸入端分別電連接至所述第二電容的下極板和 所述第二NMOS管的漏極;所述第二電容的上極板電連接至電源，所述第二電容的下極板電 連接至所述第二匪OS管的漏極;所述第二匪OS管的源極接地，所述第二匪OS管的柵極分別 電連接至所述第四電容的上極板和所述第四反相器的輸出端;所述第四電容的下極板接 地;所述第四反相器的輸入端分別電連接至所述第零反相器的輸出端和所述輸出鎖存模 塊;所述第零反相器的輸入端電連接至所述第零電阻的一端。
[0009] 在本實用新型一實施例中，所述輸出鎖存模塊包括：一第零緩沖器、一第七反相 器、一第零RS觸發(fā)器和一第一緩沖器;所述第零緩沖器的輸入端分別電連接至所述上下電 復位控制模塊的第四反相器的輸入端和所述第零反相器的輸出端，所述第零緩沖器的輸出 端電連接至所述第零RS觸發(fā)器的R端;所述第七反相器的輸入端分別電連接至所述第零與 非門的輸出端和所述第零或門的第二輸入端，所述第七反相器的輸出端電連接至所述第零 RS觸發(fā)器的S端;所述第零RS觸發(fā)器的輸出端電連接至所述第一緩沖器的輸入端;所述第一 緩沖器的輸出端電連接所述上下電復位信號產(chǎn)生電路的輸出。
[0010] 在本實用新型一實施例中，當上電時，所述電源電壓升至相應閾值后，所述第一 PMOS管的漏極和所述第六NMOS管的漏極的公共連接點電壓置高，第三NMOS管的柵極電壓拉 低，所述第一電容的下極板和所述第二電容的下極板電壓隨所述電源電壓升高，且當所述 電源電壓大于PMOS管閾值電壓和NMOS管閾值電壓的最大值時，所述第零PMOS管對所述第零 電容充電，所述第零電容的上極板電壓升高，所述第零反相器的輸出端電壓置低，所述第四 反相器的輸出端電壓置高而對第四電容充電，同時所述第二反相器的輸入端電壓置低;接 著，所述第二反相器的輸出端電壓置高而對所述第三電容充電，同時所述與非門的輸出端 電壓置低，且所述第七反相器的輸出端電壓置高，所述第零RS觸發(fā)器的S端電壓置高以使得 所述上下電復位信號產(chǎn)生電路的輸出隨著所述電源電壓升高而升高，與此同時，所述或門 的輸出端電壓置低，所述第一 RS觸發(fā)器的S端電壓置低而使得所述第一反相器的輸入端電 壓置高，進而使得所述第一電