上下電復位信號產(chǎn)生電路，其特征在于，所述電容放電控制模 塊包括：一第二電阻、一第五匪0S管、一第五電容、一第二PMOS管、一第四匪0S管和一第八 匪0S管;所述第二電阻的一端電連接至電源，所述第二電阻的另一端電連接分別電連接至 所述第五NMOS管的漏極、所述第五NMOS管的柵極、所述第二PMOS管的柵極、第四NMOS管的柵 極和所述第八匪0S管的漏極;所述第五NMOS管的源極分別電連接至所述第二PMOS管的源極 和所述第五電容的上極板，所述第五NMOS管的柵極分別電連接至所述第八匪0S管的漏極、 所述第五匪0S管的漏極、所述第二PMOS管的柵極和所述第四NMOS管的柵極;所述第五電容 的下極板接地;所述第二PMOS管的漏極分別電連接至所述上下電復位控制模塊、所述第八 匪0S管的柵極和所述第四匪0S管的漏極，所述第二PMOS管的柵極分別電連接至所述第四 NMOS管的柵極和所述第八NMOS管的漏極;所述第四NMOS管的漏極分別電連接至所述上下電 復位控制模塊和所述第八NMOS管的柵極，所述第四匪0S管的柵極電連接至所述第八NMOS管 的漏極，所述第四NMOS管的源極接地;所述第五電容的下極板接地;所述第八NMOS管的柵極 電連接至所述上下電復位控制模塊，所述第八NMOS管的源極接地。4. 根據(jù)權利要求3所述的上下電復位信號產(chǎn)生電路，其特征在于，所述上下電復位控制 模塊包括：一第零PMOS管、一第零電阻、一第零電容、一第零匪0S管、一第一電容、一第一 匪0S管、一第一反相器、一第一RS觸發(fā)器、一第零或門、一第零與非門、一第五反相器、一第 二緩沖器、一第二反相器、一第三反相器、一第三NMOS管、一第三電容、一第二電容、一第二 匪0S管、一第四電容、一第四反相器和一第零反相器;所述第零PMOS管的源極電連接至電 源，所述第零PMOS管的柵極分別電連接至所述復位使能控制模塊的第一 PMOS管的柵極和所 述第一電阻的一端，所述第零PMOS管的漏極分別電連接至所述第零電阻的一端、所述第零 電容的上極板和所述第零反相器的輸入端;所述第零電容的上極板分別電連接至所述第零 電阻的一端和所述第零反相器的輸入端，所述第零電容的下極板接地;所述第零電阻的另 一端電連接至所述第零NMOS管的漏極;所述第零匪0S管的柵極分別電連接至所述第一電容 的下極板、所述第一反相器的輸出端和所述第一 NMOS管的漏極，所述第零NMOS管的源極接 地;所述第一電容的上極板電連接至電源;所述第一 NMOS管的源極接地，所述第一匪0S管的 柵極分別電連接至所述第一反相器的輸入端和所述第一 RS觸發(fā)器的輸出端;所述第一反相 器的輸出端電連接至所述第一電容的下極板，所述第一反相器的輸入端電連接至所述第一 RS觸發(fā)器的輸出端;所述第一 RS觸發(fā)器的S端電連接至所述第零或門的輸出端，所述第一 RS 觸發(fā)器的R端分別電連接至所述第二匪0S管的柵極、所述第四電容的上極板和所述第四反 相器的輸出端;所述第零或門的第一輸入端電連接至所述復位使能控制模塊的第六反相器 的輸出端，所述第零或門的第二輸入端分別電連接至所述輸出鎖存模塊和所述第零與非門 的輸出端;所述第零與非門的第一輸入端電連接至所述第二緩沖器的輸出端，所述第零與 非門的第二輸入端電連接至所述第五反相器的輸出端;所述第二緩沖器的輸入端分別電連 接至所述第三NMOS管的漏極、所述第三電容的上極板、所述第三反相器的輸入端和所述第 二反相器的輸出端;所述第三NMOS管的柵極電連接至所述電容放電控制模塊的第四NMOS管 的漏極，所述第三NMOS管的源極接地;所述第三電容的下極板接地;所述第三反相器的輸出 端分別電連接至所述第二反相器的輸入端、所述第五反相器的輸入端、所述第二NMOS管的 漏極和所述第二電容的下極板;所述第二反相器的輸入端分別電連接至所述第五反相器的 輸入端、所述第二電容的下極板和所述第二NMOS管的漏極;所述第五反相器的輸入端分別 電連接至所述第二電容的下極板和所述第二NMOS管的漏極;所述第二電容的上極板電連接 至電源，所述第二電容的下極板電連接至所述第二匪0S管的漏極;所述第二W0S管的源極 接地，所述第二NMOS管的柵極分別電連接至所述第四電容的上極板和所述第四反相器的輸 出端;所述第四電容的下極板接地;所述第四反相器的輸入端分別電連接至所述第零反相 器的輸出端和所述輸出鎖存模塊;所述第零反相器的輸入端電連接至所述第零電阻的一 端。5. 根據(jù)權利要求4所述的上下電復位信號產(chǎn)生電路，其特征在于，所述輸出鎖存模塊包 括:一第零緩沖器、一第七反相器、一第零RS觸發(fā)器和一第一緩沖器;所述第零緩沖器的輸 入端分別電連接至所述上下電復位控制模塊的第四反相器的輸入端和所述第零反相器的 輸出端，所述第零緩沖器的輸出端電連接至所述第零RS觸發(fā)器的R端;所述第七反相器的輸 入端分別電連接至所述第零與非門的輸出端和所述第零或門的第二輸入端，所述第七反相 器的輸出端電連接至所述第零RS觸發(fā)器的S端;所述第零RS觸發(fā)器的輸出端電連接至所述 第一緩沖器的輸入端;所述第一緩沖器的輸出端電連接所述上下電復位信號產(chǎn)生電路的輸 出。6. 根據(jù)權利要求5所述的上下電復位信號產(chǎn)生電路，其特征在于，當上電時，所述電源 電壓升至相應閾值后，所述第一 PM0S管的漏極和所述第六NMOS管的漏極的公共連接點電壓 置高，第三NMOS管的柵極電壓拉低，所述第一電容的下極板和所述第二電容的下極板電壓 隨所述電源電壓升高，且當所述電源電壓大于PM0S管閾值電壓和NMOS管閾值電壓的最大值 時，所述第零PM0S管對所述第零電容充電，所述第零電容上極板電壓升高，所述第零反相器 的輸出端電壓置低，所述第四反相器的輸出端電壓置高而對第四電容充電，同時所述第二 反相器的輸入端電壓置低;接著，所述第二反相器的輸出端電壓置高而對所述第三電容充 電，同時所述與非門的輸出端電壓置低，且所述第七反相器的輸出端電壓置高，所述第零RS 觸發(fā)器的S端電壓置高以使得所述上下電復位信號產(chǎn)生電路的輸出隨著所述電源電壓升高 而升高，與此同時，所述或門的輸出端電壓置低，所述第一 RS觸發(fā)器的S端電壓置低而使得 所述第一反相器的輸入端電壓置高，進而使得所述第一電容的下極板電壓拉低，所述第零 NMOS管關斷，從而實現(xiàn)無直流功耗。7. 根據(jù)權利要求5所述的上下電復位信號產(chǎn)生電路，其特征在于，在上電過程中，當所 述第零電容的上極板電壓、所述第四電容的上極板電壓和所述第三電容的上極板電壓分別 升至所述第零反相器中匪0S管、所述第二匪0S管和所述第二緩沖器中匪0S管的閾值電壓 時，所述上下電復位信號產(chǎn)生電路的輸出電壓翻轉為高而使得上電復位結束，同時停止發(fā) 送上電復位信號。8. 根據(jù)權利要求5所述的上下電復位信號產(chǎn)生電路，其特征在于，當下電時，所述電源 電壓降至相應閾值后，所述第一 PMOS管的漏極和所述第六NMOS管的漏極的公共連接點電壓 拉低，所述第三匪0S管的柵極電壓置高;接著，所述第二緩沖器的輸入端電壓置低，所述第 零與非門的輸出端電壓置高，所述第一 RS觸發(fā)器的S端電壓置高而使得所述第一反相器的 輸入端電壓置低，進而所述第一反相器的輸出端電壓置高，同時所述第零匪0S管導通而使 得所述第零電容對所述第零電阻放電；與此同時，所述第零反相器的輸入端電壓置低，進而 所述第零RS觸發(fā)器的R端電壓置高以使得所述上下電復位信號產(chǎn)生電路的輸出隨著所述電 源電壓降低而降低。9. 根據(jù)權利要求5所述的上下電復位信號產(chǎn)生電路，其特征在于，當下電過程中，當所 述第零電容的上極板電壓降至所述第零反相器中NMOS管的閥值電壓時，所述上下電復位信 號產(chǎn)生電路的輸出電壓翻轉為低而使得下電復位開始，直至下電過程結束時停止發(fā)送下電 復位ig號。10. -種上下電復位芯片，其特征在于，包括權利要求1至9中任一項所述的上下電復位 信號產(chǎn)生電路，從而實現(xiàn)以M0S管開啟電壓作為電路狀態(tài)轉換閾值，并在上下電復位生效后 斷開直流通路。
【專利摘要】本實用新型披露一種零靜態(tài)功耗上下電復位信號產(chǎn)生電路及上下電復位芯片，所述上下電復位信號產(chǎn)生電路包括一復位使能控制模塊、一電容放電控制模塊、一上下電復位控制模塊以及一輸出鎖存模塊；所述復位使能控制模塊與所述上下電復位控制模塊電連接，用以提供使能控制信號給所述上下電復位控制模塊；所述電容放電控制模塊與所述上下電復位控制模塊電連接，用以對所述上下電復位控制模塊中的節(jié)點電容進行充放電控制；所述上下電復位控制模塊用以在上電過程中和下電過程中分別進行上電復位控制、下電復位控制以及零靜態(tài)功耗控制；所述輸出鎖存模塊與所述上下電復位控制模塊電連接，用以將所述上下電復位控制模塊的輸出信號緩存鎖存后作為上下電復位信號產(chǎn)生電路的輸出。
【IPC分類】H03K17/22
【公開號】CN205265647
【申請?zhí)枴緾N201521136327
【發(fā)明人】李 浩, 蘇香, 陳程
【申請人】上海芯澤電子科技有限公司
【公開日】2016年5月25日
【申請日】2015年12月31日