專利名稱：Nor型閃存單元陣列及其制造方法
技術領域：
本發(fā)明涉及一種閃存器件。更具體地，本發(fā)明涉及一種NOR型閃存單元陣列結構及其制造方法。
背景技術：
閃存是一種能夠電重寫數(shù)據(jù)的PROM(可編程ROM)。閃存通過結合可擦除PROM(EPROM)和電可擦除PROM(EEPROM)的優(yōu)點，能夠利用一個晶體管來執(zhí)行EPROM的程序輸入模式和EEPROM的擦除模式；在上述EPROM中，一個存儲單元包括一個晶體管，因此單元面積小，但是數(shù)據(jù)每次必須以紫外線來擦除；而在上述EEPROM中，數(shù)據(jù)可被電擦除，但是一個存儲單元包括兩個晶體管，因此單元面積變大。閃存的正確名稱是閃速(flash)EEPROM。這樣的閃存被稱為非易失性存儲器，因為所存儲的信息即便斷電也不會被擦除，這不同于動態(tài)RAM(DRAM)或靜態(tài)RAM(SRAM)。
閃存分為NOR型結構(其中各存儲單元在位線與地線之間并聯(lián)排列)以及NAND型結構(其中各存儲單元在位線與地線之間串聯(lián)排列)。因為具有并聯(lián)結構的NOR型閃存在執(zhí)行讀取操作時能夠執(zhí)行高速隨機存取，所以NOR型閃存被廣泛應用于引導(boot)移動電話。具有串聯(lián)結構的NAND型閃存讀取速度低但是寫入速度高，因此NAND型閃存適于存儲數(shù)據(jù)并且有利于小型化。
此外，閃存根據(jù)單位存儲單元的結構分為疊層柵(stack gate)型和分裂柵型，并且可根據(jù)電荷存儲層的形狀分為浮置柵極器件和硅-氧化物-氮化物-氧化物-硅(SONOS)器件。在上述器件中，浮置柵極器件包括含有多晶硅并被絕緣物質(zhì)圍繞的多個浮置柵極。電荷通過溝道熱載流子注入或福勒-諾德漢(Fowler-Nordheim，F(xiàn)-N)隧道效應而注入浮置柵極或從浮置柵極排出，以使數(shù)據(jù)可被存儲和擦除。
同時，在NOR型閃存器件的制造過程中，調(diào)整存儲單元閾值電壓，并且形成包括浮置柵極、柵間(inter-gate)絕緣層(例如氧化物-氮化物-氧化物)以及控制柵的疊層柵。此外，共源極線是通過自對準源極(SAS)工藝形成的。SAS技術用于沿字線方向減小存儲單元尺寸。根據(jù)SAS技術，共源極線是在基于用于柵極的多晶硅層、硅襯底及場氧化物層之間的蝕刻選擇比對場氧化物層進行蝕刻之后，通過摻雜劑注入處理而形成的。
近來，隨著器件的高度集成和高速化的加速，必須設計更小的存儲單元和具有更低電阻的電阻器。然而，傳統(tǒng)NOR型存儲單元結構的制造工藝具有許多問題。例如，當執(zhí)行SAS處理以形成共源極線時，SAS線的不平度(unevenness)導致電阻增加。這成為使得器件的工作速度降低的因素。此外，光學處理的局限性令其難以控制控制柵的線寬，所以當在漏極區(qū)上沉積多晶硅金屬介電(PMD)層時，可能因缺乏間隙填充余量而產(chǎn)生空隙(void)。因此，當在漏極區(qū)中形成鎢栓塞(plug)時，控制柵與位線之間可能產(chǎn)生短路。

發(fā)明內(nèi)容
本發(fā)明旨在解決現(xiàn)有技術中產(chǎn)生的上述問題，因此本發(fā)明的一個目的在于提供一種不利用SAS技術來制造高度集成NOR型閃存器件的方法。
本發(fā)明的另一目的在于提供一種NOR型閃存器件及其制造方法，其中形成疊層柵的控制柵是與浮置柵極自對準的。
為了實現(xiàn)本發(fā)明的上述目的，提供一種用于制造NOR型閃存單元陣列的方法，該方法包括以下步驟(a)在半導體襯底上形成彼此以預定距離分離開且彼此平行的多個隔離層；(b)形成與所述隔離層正交且彼此以預定距離分離開的多個線圖案，其中所述線圖案包括從所述半導體襯底依序疊置的隧道氧化物層、第一電極層、電極間介電層及第一覆蓋層；(c)在各線圖案的側(cè)壁上形成絕緣間隔件；(d)通過將摻雜劑注入所述線圖案之間的半導體襯底的上部，來形成源極區(qū)；(e)從所述線圖案選擇性地去除所述第一覆蓋層；(f)在所述源極區(qū)上以及相鄰絕緣間隔件之間形成共源極線，同時在所述電極間介電層上形成彼此以預定距離分離開的一對第二電極層；(g)通過去除暴露于所述第二電極層之間的一部分線圖案，來形成彼此相對的一對疊層柵；以及(h)通過將摻雜劑注入所述疊層柵之間的半導體襯底的上部，來形成漏極區(qū)。
根據(jù)本發(fā)明的另一方案，提供一種NOR型閃存單元陣列，該NOR型閃存單元陣列包括多個隔離層，形成于半導體襯底上，并設置在平行于位線的方向上，同時界定出有源器件區(qū)；多個共源極區(qū)，形成于所述半導體襯底中且彼此通過所述隔離層而被分離開，使得所述共源極區(qū)將在位線方向上彼此相鄰的兩個存儲單元連接成一行；共源極線，形成于所述半導體襯底上并連接到各源極區(qū)，同時在字線方向上延伸；絕緣間隔件，沿所述共源極線延伸，并具有與所述共源極線接觸的第一側(cè)壁；疊層柵，形成于所述絕緣間隔件的第二側(cè)壁處，并且是通過從所述半導體襯底上依序疊置隧道氧化物層、第一電極、電極間介電層及第二電極而得到的；以及漏極區(qū)，形成于所述半導體襯底中，同時通過介于所述漏極區(qū)與共源極區(qū)之間的疊層柵而與所述共源極區(qū)相對。


圖1至圖8是示出垂直于字線的有源器件區(qū)的剖視圖，用于按照工藝順序來說明根據(jù)本發(fā)明的NOR型閃存單元陣列的制造工藝；及圖9是示出垂直于字線的有源器件區(qū)的剖視圖，用于說明根據(jù)本發(fā)明的NOR型閃存單元的結構。
具體實施例方式
以下，將參照圖1至圖9描述根據(jù)本發(fā)明優(yōu)選實施例的NOR型閃存單元陣列及其制造方法。
以下將參照圖1至圖8詳細描述根據(jù)本發(fā)明的用于制造NOR型閃存單元陣列的方法。圖1至圖8示出垂直于字線的有源器件區(qū)的剖面。
首先，利用淺溝槽隔離(STI)技術，在半導體襯底10上形成多個彼此以預定距離分離開的隔離層(未示出)。各隔離層在位線方向上彼此平行，同時界定出有源器件區(qū)。然后，在半導體襯底的有源器件區(qū)中形成阱。例如，在P型襯底的情況下，形成深N阱，隨后形成袋狀(pocket)P阱。其后，通過注入處理來確定存儲單元閾值電壓。
然后，如圖1所示，在襯底10的有源器件區(qū)中形成隧道氧化物層12和第一電極層14。第一電極層14包含摻雜有雜質(zhì)的多晶硅。接下來，去除一部分在隔離層上形成的第一電極層14，從而形成平行于隔離層的圖案。第一電極層的上述圖案在字線方向上彼此以預定距離間隔開，并被設置成在位線方向上彼此平行。
接下來，在襯底10的整個表面上依序形成電極間介電層16和第一覆蓋層18。電極間介電層16可形成為氧化物-氮化物-氧化物(ONO)介電層，并且氧化硅層包括第一覆蓋層18。其后，通過注入處理，將摻雜劑(例如As)注入第一覆蓋層18的整個表面。因為內(nèi)部注入了摻雜劑的第一覆蓋層的蝕刻率高于襯底10上形成的其它氧化物層的蝕刻率，所以易于選擇性地去除第一覆蓋層。
然后，如圖2所示，在垂直于隔離層的方向上(即在字線方向上)，以預定寬度部分去除襯底上形成的隧道氧化物層12、第一電極層14、電極間介電層16及覆蓋層18。通過這種圖案化處理，第一電極層14被劃分成在字線方向上彼此以預定距離分離開的多個圖案，并且第一電極層的各劃分部分通過后續(xù)處理被再次圖案化，從而最終形成浮置柵極。當如圖2所示的圖案化處理完成時，便形成了包括隧道氧化物層12、第一電極層14、電極間介電層16及第一覆蓋層18的多個疊層。以下將這些疊層稱為“線圖案”。
在形成線圖案之后，在襯底10的整個表面上形成絕緣層，隨后執(zhí)行回蝕處理，從而形成絕緣間隔件20a。絕緣間隔件20a形成在線圖案的側(cè)壁處。此外，如果第一覆蓋層包括氧化硅層，則絕緣間隔件20a優(yōu)選包括氮化硅層。
其后，如圖3所示，將摻雜劑注入線圖案之間、即絕緣間隔件20a之間的襯底10的上部，從而形成擴散區(qū)。此擴散區(qū)用作共源極(S)。
接下來，參照圖4，選擇性地去除在線圖案的上部形成的第一覆蓋層18。在此情況下，因為第一覆蓋層18通過用于形成源極區(qū)(S)的上述摻雜劑注入處理或離子注入處理而具有非常高的蝕刻率，所以第一覆蓋層在其它氧化物層之前被蝕刻。因此，如果調(diào)整蝕刻時間，就可以選擇性地僅去除第一覆蓋層18。
如圖5所示，在選擇性地去除了第一覆蓋層18的線圖案的上部(即電極間介電層的上部)形成導電材料22。同時，以導電材料22填充兩個相鄰絕緣間隔件20a之間形成的間隙。優(yōu)選的是，導電材料22包含摻雜有雜質(zhì)的多晶硅。其后，對于導電材料22執(zhí)行回蝕處理，從而形成圖6所示的具有間隔件形狀的第二電極層22a和共源極線22b。在此情況下，執(zhí)行回蝕處理，直到絕緣間隔件20a的上部暴露于共源極線22b與相鄰于共源極線22b的兩個第二電極層22a之間為止。因此，第二電極層22a通過暴露的間隔件20a與共源極線22b電絕緣。
接下來，分別在彼此相對的一對兩個電極層22a的上部以及共源極線22b的上部形成第二覆蓋層24a和24b。第二覆蓋層24a和24b可通過對多晶硅進行熱氧化來形成。其后，如果通過光學處理和蝕刻處理，將彼此相對的第二電極層22a之間的一部分電極間介電層16和第一電極層14去除，就形成彼此相對的一對疊層柵，如圖7所示。此疊層柵從襯底起依序包括隧道氧化物層12a、第一電極層14a、電極間介電層16a及第二電極層22a。第一電極層14a和第二電極層22a用作浮置柵極和控制柵。
然后，如圖8所示，在一對疊層柵的側(cè)壁處形成用于將第一電極層14a絕緣的側(cè)壁絕緣層26。此外，如果將摻雜劑注入暴露于一對疊層柵之間的襯底10的上部，從而形成漏極區(qū)D，那么就完全形成一個閃存單元陣列。
圖9是示出一器件的剖視圖，該器件具有在根據(jù)本發(fā)明的閃存單元陣列結構上形成的PMD 28、漏極觸點30及金屬互連部32。
參照圖9，連接一行中相鄰兩個存儲單元的共源極區(qū)S被連接(link)到形成于襯底10上的共源極線22b。共源極線22b具有多個側(cè)壁，所述側(cè)壁形成有絕緣間隔件20a，同時在字線方向上延伸。此外，絕緣間隔件20a不與共源極線22b接觸的相對側(cè)壁設置有疊層柵，在該疊層柵中隧道氧化物層12a、第一電極14a、電極間介電層16a及第二電極22a是依序從襯底上疊置的。
在此情況下，在位線方向上對準的第二電極22a的側(cè)壁是與第一電極14a的側(cè)壁自對準的。因此就能使得控制柵的線寬變化最小化。特別是，因為第二電極22a是以間隔件的形狀形成的，所以能夠防止在形成PMD 28時產(chǎn)生空隙，并且能夠有效地防止控制柵與漏極觸點之間產(chǎn)生位線橋(bit linebridge)。此外，因為在給定區(qū)域內(nèi)能夠充分地確保用于形成漏極觸點30的余量空間，所以可以有利地實現(xiàn)存儲單元的高度集成。
同時，不同于通過傳統(tǒng)SAS處理形成的共源極線，與第二電極22a一起形成的共源極線22b是設置在襯底10上的，因此易于控制共源極線22b的外形。此外，因為共源極線22b包含厚度與第二電極22a同樣厚的導電材料，所以電阻變小，因此能實現(xiàn)高速器件。
如上所述，根據(jù)本發(fā)明，不但沒有利用SAS技術來形成共源極線，而且共源極線還是用與形成電極的材料相同的材料形成的，因此能夠提供高度集成且高速的NOR型閃存器件。
此外，在根據(jù)本發(fā)明的閃存器件中，組成疊層柵的控制柵是與浮置柵極自對準的，所以能夠充分確保用于漏極觸點的處理余量。
盡管參考特定的優(yōu)選實施例圖示和描述了本發(fā)明，但本領域技術人員會理解，可對其形式和內(nèi)容進行各種變化而不脫離由所附權利要求限定的本發(fā)明的精神和范圍。
權利要求
1.一種用于制造NOR型閃存單元陣列的方法，該方法包括以下步驟(a)在半導體襯底上形成彼此以預定距離分離開且彼此平行的多個隔離層；(b)形成與所述隔離層正交且彼此以預定距離分離開的多個線圖案，其中所述線圖案包括從所述半導體襯底依序疊置的隧道氧化物層、第一電極層、電極間介電層及第一覆蓋層；(c)在各線圖案的側(cè)壁上形成絕緣間隔件；(d)通過將摻雜劑注入所述線圖案之間的半導體襯底的上部，來形成源極區(qū)；(e)從所述線圖案選擇性地去除所述第一覆蓋層；(f)在所述源極區(qū)上以及相鄰絕緣間隔件之間形成共源極線，同時在所述電極間介電層上形成彼此以預定距離分離開的一對第二電極層；(g)通過去除暴露于所述第二電極層之間的一部分線圖案，來形成彼此相對的一對疊層柵；以及(h)通過將摻雜劑注入所述疊層柵之間的半導體襯底的上部，來形成漏極區(qū)。
2.根據(jù)權利要求1所述的方法，其中步驟(b)包括以下子步驟(b1)在所述半導體襯底的整個表面上依序形成所述隧道氧化物層和第一電極層；(b2)去除在所述隔離層上形成的一部分電極層；(b3)在包括所述隔離層和第一電極層的所述半導體襯底的整個表面上依序形成所述電極間介電層和第一覆蓋層；以及(b4)在垂直于所述隔離層的方向上，去除預定寬度的所述隧道氧化物層、第一電極層、電極間介電層及第一覆蓋層。
3.根據(jù)權利要求2所述的方法，其中，在步驟(b4)中，使所述第一電極層形成有圖案，所述圖案在所述隔離層上彼此以預定距離間隔開。
4.根據(jù)權利要求2所述的方法，其中還包括步驟在步驟(b4)之前，將摻雜劑注入所述第一覆蓋層。
5.根據(jù)權利要求1所述的方法，其中步驟(f)包括以下子步驟(f1)在所述線圖案上以及相鄰絕緣間隔件之間沉積導電材料；以及(f2)通過對于所述導電材料執(zhí)行回蝕處理，同時形成所述共源極線和第二電極層。
6.根據(jù)權利要求1所述的方法，其中，在形成所述共源極線的步驟(f)中，所述共源極線通過所述絕緣間隔件與所述第二電極層電分離。
7.根據(jù)權利要求5所述的方法，其中，在同時形成所述共源極線和第二電極層的步驟(f2)中，對所述導電材料執(zhí)行回蝕處理，直到一部分絕緣間隔件暴露于所述共源極線與相鄰于該共源極線的兩個第二電極層之間為止。
8.根據(jù)權利要求1所述的方法，其中形成所述疊層柵的步驟(g)包括(g1)在所述第二電極層和共源極線上形成第二覆蓋層；以及(g2)去除一對第二電極層之間的一部分電極間介電層和第一電極層。
9.根據(jù)權利要求1所述的方法，其中還包括步驟在執(zhí)行步驟(h)之前，在所述疊層柵的側(cè)壁上形成側(cè)壁絕緣層，該側(cè)壁絕緣層將所述第一電極層的側(cè)壁絕緣。
10.一種NOR型閃存單元陣列，包括多個隔離層，形成于半導體襯底上，并設置在平行于位線的方向上，同時界定出有源器件區(qū)；多個共源極區(qū)，形成于所述半導體襯底中且彼此通過所述隔離層而被分離開，使得所述共源極區(qū)將在位線方向上彼此相鄰的兩個存儲單元連接成一行；共源極線，形成于所述半導體襯底上并連接到各源極區(qū)，同時在字線方向上延伸；絕緣間隔件，沿所述共源極線延伸，并具有與所述共源極線接觸的第一側(cè)壁；疊層柵，形成于所述絕緣間隔件的第二側(cè)壁處，并且是通過從所述半導體襯底上依序疊置隧道氧化物層、第一電極、電極間介電層及第二電極而得到的；以及漏極區(qū)，形成于所述半導體襯底中，同時通過介于所述漏極區(qū)與共源極區(qū)之間的疊層柵而與所述共源極區(qū)相對。
11.根據(jù)權利要求10所述的NOR型閃存單元陣列，其中所述第一電極與在字線方向上相鄰于該第一電極的存儲單元分離開，同時所述隔離層介于它們之間。
12.根據(jù)權利要求10所述的NOR型閃存單元陣列，其中所述第二電極在字線方向上延伸，并且在位線方向上對準的第二電極的側(cè)壁與所述第一電極的側(cè)壁是自對準的。
13.根據(jù)權利要求10所述的NOR型閃存單元陣列，其中所述絕緣間隔件將所述共源極線與所述疊層柵電絕緣。
14.根據(jù)權利要求10所述的NOR型閃存單元陣列，其中所述共源極線和第二電極包含相同的導電材料。
15.根據(jù)權利要求10所述的NOR型閃存單元陣列，其中所述第二電極具有間隔件形狀。
全文摘要
本發(fā)明公開一種NOR型閃存單元陣列及其制造方法。該NOR型閃存單元陣列包括多個隔離層，形成于半導體襯底上，并設置在平行于位線的方向上，同時界定出有源器件區(qū)；多個共源極區(qū)，形成于半導體襯底中且彼此通過隔離層而分離，使共源極區(qū)將在位線方向上彼此相鄰的兩個存儲單元連接成一行；共源極線，形成于半導體襯底上并連接到各源極區(qū)，同時在字線方向上延伸；絕緣間隔件，沿共源極線延伸，并具有與共源極線接觸的第一側(cè)壁；疊層柵，形成于絕緣間隔件的第二側(cè)壁處，并且是通過從半導體襯底上依序疊置隧道氧化物層、第一電極、電極間介電層及第二電極而得到的；以及漏極區(qū)，形成于半導體襯底中，同時通過介于其間的疊層柵而與共源極區(qū)相對。
文檔編號H01L27/115GK1992235SQ20061017277
公開日2007年7月4日 申請日期2006年12月26日 優(yōu)先權日2005年12月26日
發(fā)明者金興振 申請人:東部電子股份有限公司